※ 引述《Agilent (安)》之銘言： : 各位大大好 : 小的設計了一個folded cascode opamp : 接1pF的load電容，模擬過unit-gain bandwidth是2GHz左右 : gain是4xdB，phase margin應該是75 : 再接兩個gain boosted stage gain變7xdB左右，phase margin剩54 : (其實我hspice語法不熟，不太會看，所以不知道這樣是不是真實的規格) : 欲用在adc上，現在接成switched-capacitor sample and hold 電路 : 輸入弦波測試(100kHz),使用的sample clock的週期是10ns : 出來的波形在hold phase結束時尾端波形會跳上去 : hold phase大概只有4ns,clock的transition time是0.5ns : 我實在想不透原因在哪裡，為甚麼波形不會穩定成平的 : 不知道是op出錯了,還是我接SHA電路錯了 : switch是用nmos和pmos組成的transmission gate : 下面是上面講的hspice檔案和模擬的圖 : http://0rz.net/661wu : 可否請有空的大大幫我想一下問題出在哪 : 感激不盡 我說說一下我的想法 如果你想知道那裡錯 其實很簡單 你就用理想op下去做不就知道了 不過我想這個十之八九是放大器有問題 我看了你的檔 其實心裡有些疑問　你用了並聯 不過卻不是整數 　 　中間很多值也都調到小數點兩位　連外接的偏壓源也是　真要下出來　 　恐怕做測試的板子會比你設計它還要難 可能實際的狀況要考慮一下 關於你的問題　你把clock放慢　看看是不是settling　time的問題 不過我印象中1.8v下 1p的loading可以做到2G這麼高嗎~~ 我以前做過大概能做到700M就不太簡單 不過當然是我的功力有待加強 　特別是你又加了gain boosting 輸出阻抗應該會滿大的 　 　你可以稍微估算看看 通常switch 在切換也是會有spike 不過看你的圖　我覺得是很不正常　取出來的值應該不對 另外gain要多大也是一個考慮的問題 愈大只會讓其他條件受到壓縮 夠用就好 除非你是有效能上的考量.... 這是小弟的一些想法 --

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