作者stevenf3 (Life)
看板Electronics
標題[問題] verilog的問題
時間Tue Mar 21 17:11:50 2006
下面是我寫的多工器部分code..
不知道哪裡錯了..
一直出現Error: Lval 'result' cannot be a net
麻煩幫幫忙~_~...跟他非常不熟orz
input[3:0] a,b,c,d,e,f,g,h;
input[2:0] select;
output[3:0] result;
case(select[2])
1'b0: begin
result = (select[1]==0)?(select[0]==0?a:b):(select[0]==0?c:d);
end
1'b1: begin
result = (select[1]==0)?(select[0]==0?e:f):(select[0]==0?g:h);
end
endcase
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◆ From: 140.123.10.3
1F：推 stief:output宣告成reg?? 03/21 17:15