※ 引述《deathcustom (我要攻陷電子學)》之銘言： : ※ 引述《Acme ( )》之銘言： : : 這叫做simulation的tool,不是語法... : : 另外Verilog-XL 算舊了 ... nc-verilog 比較新 : : vcs , modelsim .... : : 還有SPICE是跑analog的..,非常低階,不是比較高階的那一類.... : 在我眼裡，Verilog HDL, VHDL, SPICE都很高階嚕 : 低階的是自己去畫layout : 你可以想像自己畫4bit-算數器（加法減法） : 花了我快一天=.= : 可是HSPICE我只花一個小時就寫完了 : HDL的話，大概幾分鐘吧orz Layout 跟 Simulation 是兩回事 不能混在一起比較吧 ~~ Simulation完還是得畫 Layout ！！ Layout畫完跑post sim還是要靠Simulate Tools , HSPICE ..etc. 放在一起比 , 有點像是lp比雞腿 --

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