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標 題不經合成可知道大約的cell數嗎？
發信站天之驕子 (Sun Mar 5 17:15:52 2006)
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用verilog寫一個電路
可以用好幾種架構來實現
光是我專題其中某一部分
我腦中就有好幾種不同架構
像是8*8的乘法器
用1bit*8bit 經過移位再累加8次
真的會比直接用8bit * 8bit的面積還小嗎？
我覺得直接拿去合成真的蠻浪費時間的
有沒有人知道到底要怎麼樣才能不經過合成就知道大約的cell數？
modelsim有這個功能嗎？
另外一般gate com而不是cell數來做為面積大小的比較
我只知道gate com這個音，不知正確的字是什麼？
麻煩知道的人說一下
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※Post by wattlu from cs2.ykvs.tpc.edu.tw
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1F：推 needhope:gate count...其它的我不知道@@" 03/05 20:43
2F：推 bobwang:一般cell library都是用NAND的面積來當作基本的單位 03/05 23:03
3F：推 bobwang:關於你說的不經過合成而得知Gate數 我覺得有點難 03/05 23:08
4F：→ bobwang:因為合成出來的電路架構是由timing constrain來決定 03/05 23:11
5F：→ bobwang:呼叫carry ripple adder v.s carry lookahead adder 03/05 23:13
6F：→ bobwang:前者面積小 速度慢 ; 後者面積大 速度快 03/05 23:20