用verilog寫一個電路 可以用好幾種架構來實現 光是我專題其中某一部分 我腦中就有好幾種不同架構 像是8*8的乘法器 用1bit*8bit 經過移位再累加8次 真的會比直接用8bit * 8bit的面積還小嗎？ 我覺得直接拿去合成真的蠻浪費時間的 有沒有人知道到底要怎麼樣才能不經過合成就知道大約的cell數？ modelsim有這個功能嗎？ 另外一般gate com而不是cell數來做為面積大小的比較 我只知道gate com這個音，不知正確的字是什麼？ 麻煩知道的人說一下 -- ※Post by wattlu from cs2.ykvs.tpc.edu.tw ◢◣ ◆ 臺灣第一所縣立高職 ◆ 臺北縣立鶯歌高職－陶瓷薪傳 ______┌┬╮ ◢◥◣ 天之驕子 BBS ˙ bbs.ykvs.tpc.edu.tw (163.20.163.9) |▉|▉|▉ ╪╪╪,._.,~`~*-,._.,-*~`^`~*-,._.._.,-*~`^'~*-,._.._.,-*~~*-,. ═●═●═┘`~*