作者Acme ( )
看板Electronics
標題Re: 請問關於verilog語法中有可以偵測信號變化的指 …
時間Sat Feb 25 19:28:17 2006
※ 引述《devilsaint ( )》之銘言：
: 大概是類似VHDL中的屬性EVENT的用
: 就是偵測某個其他信號的值有發生改變時便在輸出產生一個pulse
: _______|﹉|__（持續一個週期後又回到原本的值)，這該如何麼寫呢？
偵測的訊號 Signal ____|﹉﹉﹉﹉|_________|﹉﹉﹉﹉﹉|______
Signal_dly _ ____|﹉﹉﹉﹉|_________|﹉﹉﹉﹉﹉|____
你要的訊號 SigUWant ____|﹉|_____|﹉|______|﹉|_______|﹉|____
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always @ (posedge clk or negedge n_rst)
if(!n_rst) Signal_dly <= 0;
else Signal_dly <= Signal ;
assign SigUWant = (Signal && ~Signal_dly) || (~Signal && Signal_dly
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※ 編輯: Acme 來自: 220.228.245.84 (02/25 19:28)
※ 編輯: Acme 來自: 220.228.245.84 (02/25 19:33)
1F：推 ckl12345: assign SigUWant = Signal ^ Signal_dly; 02/26 20:30