※ 引述《cktigeryang (Tiger)》之銘言： : 剛剛在測ref的時候 : 發現在strash的時候 : 他會retain ID較大的gate耶 : 可是spec裏面是說要retain ID較小的gate 這是 ref prog 與 spec 不 consistent 的 bug... Please see #2974 的更正。 : 還有在進行strash之後並不會再對spec 1-4裏面的case進行化簡 對，我還在考慮要不要隨時作化簡，因為有些 overhead... : ------------------------ : 另外有幾個小問題 : 1. 我可以調換一個gate的兩個input嗎？ : 因為感覺上在一開始儲存的時候就將ID較小的INPUT存在ID較大的INPUT前面 : (也就是隨時確保兩個INPUT的大小順序)，這樣在後續的implement上會比較方便 : 而且感覺比較整齊 = =" : 不過這樣在DFS的時候順序就會有差 我覺得這個建議不錯，但是現在如果要做這樣的改變，spec 會改太大... 我想不改的話會有的困擾是 merge 的問題，如同你上面所問， 在移除掉 merge 的限制之後應該就 OK 了 (是吧?)， 所以請不要將 input 隨便調換順序。 : 2. spec 1-4 說 : "You may consider perform circuit optimization whenever applicable." : ~~~ : 意思是說我可以選擇要什麼時候做這類的化簡？ : eg 我可以在cirr的時候存入原始的電路(不做任何化簡) : 然後在cirstrash的時候才一起進行這類的化簡？ 是的，太常化簡不一定都是好的，反而常常會有 overhead， 比較好的做法應該是必要的時候再化簡， 所以我說有你們自行決定化簡的時機， 我們會在準備 grading testcases 時注意不要有這種 ambiguity. : 3. SAT solver的program根據spec的說法，是教授會提供嗎？ : 抱歉問的這3個問題好像有點蠢QQ 對的，SAT solver 請使用 miniSat v2.2.0 http://minisat.se/MiniSat.html 我會盡快將使用介面上傳 (這一兩天)，sorry for the delay. 如果你自己有能力寫介面，也可以先開始。 : 感謝教授大大的辛苦 >///< --

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