※ 本文是否可提供臺大同學轉作其他非營利用途？（須保留原作者 ID） （是／否／其他條件）：是，並請另外告知作者 哪一學年度修課： 102-1 ψ 授課教師 (若為多人合授請寫開課教師，以方便收錄) 盧奕璋(開課，上課是助教群負責) δ 課程大概內容 Introduction Verilog-HDL Synthesis DFT/ATPG Static Timing Analysis FPGA Placement Routing DRC/LVS Verification 基本上就是verilog和後面的EDA tools Ω 私心推薦指數(以五分計) ★★★★★ ★★★★★，爆表，沒修過的同學實在是太可惜了 η 上課用書(影印講義或是指定教科書) 無 μ 上課方式(投影片、團體討論、老師教學風格) 不同部分請不同的助教來講，都是投影片上課，有時候三節課會上一半， 另外一半作為Lab，Lab的部分後面會講，基本上就是要照文件去跑一些東 西。 σ 評分方式(給分甜嗎？是紮實分？) Midterm 25% 12.5% written; 12.5% computer-based Project 25% results 15%; report 10% Homework 40% Homework 1~6 (HW#3 10%; others 6% each) Lab 10% 9 Labs, each 1% Extra 1% if you complete all 9 Labs ρ 考題型式、作業方式 HW共有六個 HW1-3是verilog、HW4是DFT/ATPG、HW5是寫testbench、HW6是P&R 除了HW2、3比較難外，其他幾個都是討論再花些時間就寫得出來的，作業也 算是這門課滿重要的一個部分吧，個人在"每一個作業"裡面都學到很多 期中考的部分分筆試和上機考，筆試的難度比較高，題型就名詞解釋，計算 ，填空等等等都有，個人比較詬病的是竟然跑出來期末範圍的東西(STA)，上 機考難度還好，但是時間緊迫這樣 LAB的部分是會提供講義，然後上課留一節給你實作，內容基本上是當周教的 東西相關的，有問題讓你當場問助教這樣，也可以先自己寫完然後給助教檢查 簽名，共有九次。 Final的部分是自己選一個題目(他有參考題目，也可以自己找)，然後去重跑 一次所有流程，從verilog到DRC/LVS，算滿累人的。 ω 其它(是否注重出席率？如果為外系選修，需先有什麼基礎較好嗎？老師個性？ 加簽習慣？嚴禁遲到等…) 出席率不點，但是lab要簽(不可代簽)，基礎的話要會verilog比較好，不然作 業2,3會很想死，因為考慮到要上機考所以加簽名額有限。 Ψ 總結 這門課是研究所ICS/EDA的N選一必修，教的東西偏tool，大致上就是從操作 裡面來學這樣，一個學期下來從裡面學到非常的多，一言以蔽之，就是 非。常。扎。實。的。一。門。課 --

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