作者icetofux ()
看板ASM
標題Re: [請益] spi的pull-up 電阻
時間Fri May 28 21:44:55 2021
※ 引述《ando5566 (販賣夢想的人)》之銘言：
: 使用的pic18單晶片 ，其SPI 如果設置成cmos push pull輸出，而非open drain，但仍在pi
: n腳上加上pullup電阻，在pull high時是不是slew rate提升效果能由pullup 電阻來控制？
: 自己是這樣認知，不知道想法是否有錯？感謝指導！
我會建議在SS上加pull up電阻。
不只是SPI，在電路設計習慣上我會在所有用到的數位輸出接腳都加上一個
pull up(down)電阻。
理由如同推文中yunnlai所述，部分MCU在reset後GPIO會被設置為input且無
pull電阻的狀態，直到你的暫存器設置完成後才會有明確的邏輯準位輸出，
這段期間中這些你認為是輸出的接腳可能會是floating或是非常弱的上拉、
下拉狀態，運氣不好可能受到干擾進而對被控制的元件造成非預期中的行為
。
考慮到MCU第一次上電還沒燒code、甚至是程式跑到當掉，都有可能出現上
述情況，所以給予輸出接腳一個pull電阻讓其在所有情況下都有個明確的
參考電位是較為保險的設計方式。
回到SPI，為什麼會說只加SS接腳呢？依據SPI工作的原理若被控元件的SS不
為有效狀態，其他三支接腳的行為都是無害的，所以真的很在乎電路面積或
是成本，只加SS似乎是個不錯的選擇。
希望這些建議能幫上原po，若有錯誤也煩請各位指正。
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※ 編輯: icetofux (111.250.143.196 臺灣), 05/28/2021 21:47:48
1F：→ Lipraxde: 為了一些初始化的暫態、非預期的錯誤行為而在「所有數 05/29 13:21
2F：→ Lipraxde: 位輸出」上加上永久性的 pull-up/down 負載感覺有些過 05/29 13:21
3F：→ Lipraxde: 於浪費。我是覺得在 reset、要控制大負載/不容許無效狀 05/29 13:21
4F：→ Lipraxde: 態 (例如馬達) 的腳位上才接 pull-up/down 比較好。 05/29 13:21
5F：→ zxzx8059: 看產業別，安全層級吧 05/29 20:24
6F：推 selfhu: 如果沒有PCB空間問題的話，預留上下拉電阻的位置會比較有 06/01 03:45
7F：→ selfhu: 彈性 06/01 03:45