DARPA发展3D单片系统单晶片技术，让90奈米也能打败7奈米制程晶片 随着科技发展，人们逐渐认知到摩尔定律有其极限，积体电路中电晶体数量的成长，逐渐受到技术限制而减缓，由美国国防部国防高等研究计画署（darpa）提出的电子复兴计画（electronics resurgence initiative，eri）现在似乎找到了新的出路，研究团队使用单片3d整合技术让90奈米晶片效能就能超越7奈米晶片。 darpa在五年内挹注15亿美元的资金推动eri，目的是要重塑美国电子产业，其中一部分计画是要推动电子产业的创新。在上周，darpa於旧金山首次举办的eri高峰会中，3d单片系统单晶片（3dsoc）计画脱颖而出，该计画的研究成员由乔治亚理工学院、史丹佛大学、麻省理工学院和skywater晶圆代工厂团队组成，目标是要开发可建构3d单基板微系统的材料、设计工具和制造技术。 在2017年时，3dsoc团队就公布了出色的成果，可以在矽晶片上放入200万个奈米碳管电晶体酒测电子鼻与100万个可变电阻式记忆体，并使用金属层层相连。 现在研究团队想建构垂直整合的装置，其中包含了逻辑、记忆体和i/o元件，目的是大幅降低不同元件间资料传输的时间，进而达到更高的资料吞吐量。darpa微系统技术办公室专案经理linton salmon提到，在3dsoc计画中，研究员使用十年的理论与学术论证基础，将流程整合到广泛可用的晶圆厂，这将帮助在实务上释放微电子领域的技术潜力。 相较於由离散的2d晶片建构的传统系统相比，linton salmon提到，使用相同的电力，3dsoc的成果将能缩减50倍以上的运算时间。而为了要达成这个目标，3dsoc的设计需要支援层间互连频宽达每秒50tb，每位元存取记忆体不得超过2皮焦耳。 因此3dsoc研究团队需要解决传统架构的记忆体频宽限制、延迟以及能耗。3dsoc使用比现存设计还要复杂的2.5d或是3d的记忆体堆叠技术，以数十层的堆叠并整合可变电阻式记忆体、奈米碳管电晶体和一般矽金属氧化物半导体场效电晶体处理器核心。 史丹佛大学的研究人员也在不同的神经网路与推测模型中，进行7奈米晶片与90奈米晶片的3dsoc设计模拟。模拟结果显示，先进技术对比旧技术，在能耗以及执行时间上都有非常显着的差异，7奈米3dsoc比起传统2d的7奈米晶片，效益高323到646倍。即使是使用90奈米3dsoc设计与传统2d的7奈米的晶片相比，经过模拟发现，90奈米3dsoc设计的晶片效益高出35到75倍。无论使用哪一类的演算法，结果都相去不远，研究团队共实验了线性回归、逻辑回归、pagerank、单源最短路径（sssp）和广度优先搜寻（bfs）。 虽然模拟结果非常杰出，但是终究必须真正制造出实体，才能知道最终结果是否与模拟相同，3DSoC团队预计以4年半的时间，生产出实际晶片。 IThome https://www.ithome.com.tw/news/125122 == 距离概念公开已过近五年，没想到他们东西还是没拿出来 但是却成功获得五角大楼资助，得以继续研究 中国人喜欢弯道超车，美国人来个倒车超车 90nm制程透过材料与架构修改干赢7nm，怕了吧？ -- 「我看不到」 「欸 我真的看不到」 「 」 「我还是什麽都看不到啊...」 「我看不到我看不到我看不到!」 --

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