作者a0916581938 (Chiao12345)
看板Tech_Job
标题[请益] ic design类似建筑学的书籍
时间Tue May 17 10:14:03 2022
打扰各位资深学长姐，小弟进入ic design产业，
目前已把线上资源HDL ，Verilog基本给念完
想询问板上各位学长姐有推荐
ic design相关进阶书籍吗（原文也没关系）
教导什麽样的code会合出什麽样的电路
或是一些Verilog的延伸技巧
我发现HDL是真的难，
最近练习交大lab,功能什麽的很快就写完了，
跑模拟，波形也正确，
但合出来的电路根本不能用，
组合电路跟循序电路搞在一起，完全错误！
後续很怕自己一直在用错误的观念在写code，
但又没有相关资源可辅助学习，
只有好心的学长在教我，但我不想一直麻烦他，怕造成学长困扰，因此来板上询问前辈们
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 27.52.169.34 (台湾)
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Tech_Job/M.1652753645.A.3D4.html
1F：嘘 abyssa1 : 洗文章吗？google不会用？ 05/17 10:17
2F：推 wwwson1256 : 去上TSRI的课啊 有教Synthesis的观念 05/17 10:19
3F：→ wwwson1256 : 不然自强基金会看有没有 05/17 10:20
4F：推 edison106 : HDL当一般语言在写吗？ 05/17 10:29
5F：→ a0916581938 : 谢谢w大 05/17 10:41
6F：→ a0916581938 : aby 大 我有先自己搜寻一遍，但资讯通常都太片面， 05/17 10:42
7F：→ a0916581938 : 因此想询问板上有无推荐的书籍 05/17 10:42
8F：→ a0916581938 : Edi大 我目前确实是有这样的坏毛病，因此想改掉 05/17 10:43
9F：推 pponywong : 看github学阿 github也有verilog project 05/17 10:59
10F：推 indi16 : 先从基本逻辑设计开始吧 05/17 11:04
11F：推 Max112358 : 你这样都能进ic产业，我好不平衡喔 05/17 11:04
12F：→ bcew : 如果计算机架构够熟，可以看胡振波的手把手设计CPU 05/17 11:07
13F：→ bcew : 印象中”复用ip的数位ic设计技术”也值得看一下 05/17 11:10
14F：→ TsmcEE : 会把combination 跟sequential 混用…… 其实网路书 05/17 11:15
15F：→ TsmcEE : 很多。 先看下 Reuse methodology manual , 记得里 05/17 11:15
16F：→ TsmcEE : 头有写到coding guideline 05/17 11:15
17F：推 aowen : 不用那麽复杂 从入门的逻设看起吧 你连基础都没打 05/17 11:29
18F：→ bcew : 你的问题蛮需要经验累积的，我建议一开始设计任何小 05/17 11:31
19F：→ bcew : 功能，1）订好input/output，2)画出input/output的 05/17 11:31
20F：→ bcew : 对应波形，3）靠组合电路、循序电路，把input转成ou 05/17 11:31
21F：→ bcew : tput的波形，写错波形就会不一样；之後就是拼装小功 05/17 11:31
22F：→ bcew : 能成一个module…至於要知道hdl会合成什麽电路，多d 05/17 11:31
23F：→ bcew : ebug几次gate sim或多ECO几次就知道，你先波形对就 05/17 11:31
24F：→ bcew : 好。 05/17 11:31
25F：→ super88168 : 逻设+1 05/17 11:32
26F：→ vivid23 : 其实你只要把 seq 电路和 combinational 电路分两 05/17 11:51
27F：→ vivid23 : 个 always block 来写，问题就会少很多 05/17 11:51
28F：→ a0916581938 : 谢谢各位前辈建议小弟发现可能原因，逻辑设计念的 05/17 12:17
29F：→ a0916581938 : 不够熟，这个礼拜我再来好好研读一次 05/17 12:17
30F：→ a0916581938 : Vi 大经过学长提点，目前我也是这样写，就分得蛮清 05/17 12:18
31F：→ a0916581938 : 楚的 05/17 12:18
32F：→ a0916581938 : 其实想询问ic design建筑学书，另外是想要建构自己 05/17 12:22
33F：→ a0916581938 : 写code的同时，心中要有电路，但这部分我觉得有点 05/17 12:22
34F：→ a0916581938 : 难，想说能不能看范例code对应实际电路，来辅助自己 05/17 12:22
35F：→ a0916581938 : 能更快达成 05/17 12:22
36F：→ a0916581938 : Bc大 我目前写lab，有先分好功能 画好block diagram 05/17 12:26
37F：→ a0916581938 : ,後续分别实现出来，因为lab电路算小，我是全部塞在 05/17 12:26
38F：→ a0916581938 : 同一个module里面，这样子是正确的吗，还是不同bloc 05/17 12:26
39F：→ a0916581938 : k diagram就要用不同的module实现，後续再接线会比 05/17 12:26
40F：→ a0916581938 : 较好 05/17 12:26
41F：→ a0916581938 : Max大不好意思让你有这种观感，我目前是真的非常努 05/17 12:31
42F：→ a0916581938 : 力的再补，如果您有好的建议，不介意的话，多鞭策 05/17 12:31
43F：→ a0916581938 : 我，我会记在心里，谢谢 05/17 12:31
44F：推 qwertyu12388: 逻辑设计>计算机组织>交大ICLAB 顺序应该是这样 05/17 12:32
45F：推 snow10725 : 卡卡 05/17 13:44
46F：→ vagor : Verilog HDL: A Guide to Digital Design and Synth 05/17 13:53
47F：→ vagor : esis 用这几个关键字找找 05/17 13:53
48F：→ bcew : 一个module要多大没硬性规定，我个人是以能否复用 05/17 13:57
49F：→ bcew : 来切，像是syncer、crc；或者是能减少port，像FSM和 05/17 13:57
50F：→ bcew : 相关中途讯号…也是靠经验累积，写出自己觉得乾净 05/17 13:57
51F：→ bcew : 的code 05/17 13:57
52F：→ GABA : 去考研究所拿到硕士 保证会 05/17 14:09
53F：推 peterlin0224: 你有把blocking和non-blocking搞清楚吗？感觉你是 05/17 14:25
54F：→ peterlin0224: 不是combinational block 用non-blocking, sequenti 05/17 14:25
55F：→ peterlin0224: al block 用 blocking写法？或是更糟的是混用？ 05/17 14:25
56F：推 goodideals : 太麻烦了 去念个硕士就好了 05/17 14:28
57F：推 peterlin0224: 你可以自己先把简单电路的timing 图先把组合和时序 05/17 14:28
58F：→ peterlin0224: 电路的timing分别画出来，写rtl时照timing图写，sim 05/17 14:28
59F：→ peterlin0224: ulation出来比对看看对不对，这样慢慢练习应该就有 05/17 14:28
60F：→ peterlin0224: 概念了 05/17 14:28
61F：→ goodideals : 自己学那种半套的不如不要学 05/17 14:28
62F：→ goodideals : 那个观念出去工作都会跟其他人格格不入 05/17 14:28
63F：→ goodideals : 而且自学没人带你两年也学不到什麽 05/17 14:29
64F：→ peterlin0224: 时序电路DFF delay可以在simulation时加个 #1 (ns) 05/17 14:29
65F：→ peterlin0224: 去跑 05/17 14:29
66F：→ goodideals : 然後面试官也不会想冒那麽大的风险 05/17 14:29
67F：→ goodideals : 不如找一个硕士至少有被Q过 05/17 14:30
68F：→ goodideals : 你花一个月搞懂的东西 有人教可能只需一天 05/17 14:31
69F：→ goodideals : 不是说自学不好 而是效率问题 05/17 14:32
70F：推 peterlin0224: 另外建议sequential和combinational 分2个always bl 05/17 14:33
71F：→ peterlin0224: ocks写，别混在一起写 05/17 14:33
72F：推 peterlin0224: 还有一个always block 可以的话只描述一个讯号就好 05/17 14:37
73F：→ calither : 给个关键字cdc, 这才是数位的门槛啊 05/17 14:52
74F：推 xx890197 : 你的叙述就是你的组合逻辑跟序向逻辑观念一团糟， 05/17 15:04
75F：→ xx890197 : 才会写出那种合不出来的东西 05/17 15:04
76F：推 peterlin0224: 他先把同clock domain的搞好再进阶到跨clock domain 05/17 15:05
77F：→ peterlin0224: 处理吧......XDDD 05/17 15:05
78F：→ xx890197 : 先把观念搞懂，时序搞懂，尤其是DFF的操作，没弄懂 05/17 15:05
79F：→ xx890197 : 的话一定会合成出垃圾 05/17 15:05
80F：→ peterlin0224: 现在要他理解cdc可能还太早 05/17 15:05
81F：→ xx890197 : 他现在连同CLK的设计都有问题了，拜托不要叫他先看 05/17 15:06
82F：→ xx890197 : CDC，虽然CDC面试必考就是了 05/17 15:06
83F：→ xx890197 : 逻辑设计先学好吧 05/17 15:07
84F：→ xx890197 : 先搞清楚DFF的操作和组合逻辑的差别 05/17 15:08
85F：推 Kururu8079 : 原po学历一定很高 05/17 15:13
87F：推 calither : HDL会变成实际的电路，就是所有code 都会一起动作 05/17 15:36
88F：→ calither : ，需分清楚seq和非seq 差别，了解为什麽那样写会是 05/17 15:36
89F：→ calither : FF，不要写出combinational loop和latch。 05/17 15:36
91F：推 wwwson1256 : 还有multiple clock会遇到的各种问题 都可以练习看 05/17 16:13
92F：→ wwwson1256 : 看怎麽加设计避免metastable 05/17 16:13
93F：→ wwwson1256 : 然後还有一些Memory block的操作之类的 05/17 16:14
94F：→ wwwson1256 : 写TB可以用verdi vcs debug跟找coverage 100%的test 05/17 16:15
95F：→ wwwson1256 : pattern会好测很多 05/17 16:15
96F：推 larryedaybon: verilog不用想得太复杂，交大线上课程看一看就差不 05/17 16:22
97F：→ larryedaybon: 多了，我硕班不是IC组，毕业後也是在一线猪屎当数 05/17 16:22
98F：→ larryedaybon: 位RD当了三年 05/17 16:22
99F：推 peterlin0224: 很好奇原po在哪一家公司？ 05/17 16:23
100F：→ a0916581938 : 感谢各位前辈，我再根据关键字去搜索内容 05/17 16:34
101F：→ a0916581938 : 很抱歉无法对每个前辈的回答做出感谢，但提出的关 05/17 16:36
102F：→ a0916581938 : 键字和建议，我一定会记录下来，真的感谢各位前辈 05/17 16:36
103F：→ a0916581938 : 的帮忙 05/17 16:36
104F：推 peterlin0224: 赞 05/17 17:26
105F：推 peterlin0224: 有想努力就成功一半了 05/17 17:27
106F：推 peterlin0224: 对了，不确定你知不知道，所以补充我前面说的，test 05/17 17:31
107F：→ peterlin0224: bench的timescale 分子部分要写1ns，这样#1的单位 05/17 17:31
108F：→ peterlin0224: 才是1ns，实际分子和分母要怎麽写得看你的电路频率 05/17 17:31
109F：→ peterlin0224: 而定，但只是要练习验function的话，分子写1ns就好 05/17 17:31
110F：→ a0916581938 : Per大 有！ 我都写1ns/1ns 看波形时比较好看 05/17 17:47
111F：→ a0916581938 : 我发现每次认真发文问问题 05/17 17:57
112F：→ a0916581938 : 其实Ptt上的人都蛮不错的，虽然都刀子口豆腐心，但 05/17 17:57
113F：→ a0916581938 : 大家还是会给出有用的建议，此篇不会删，希望能帮助 05/17 17:57
114F：→ a0916581938 : 其他初入门的designer 05/17 17:57
115F：推 smith2012 : 你需要的可能是一个优质的范例，有需要私信我 05/17 18:22
116F：推 OBTea : 身为一个整合者，不太建议用#1 05/17 19:41
117F：推 OBTea : EDA 有时会水土不服 05/17 19:45
118F：推 peterlin0224: 嗯嗯，也是，纯粹希望帮原po厘清电路动作 05/17 20:36
119F：推 peterlin0224: 他应该还在function sim的阶段，只能这样多增加一 05/17 20:39
120F：→ peterlin0224: 些了解 05/17 20:39
121F：→ peterlin0224: 不过我印象DC会自动忽略#才对，好奇是哪个阶段的EDA 05/17 20:40
122F：→ peterlin0224: tool会水土不服？ 05/17 20:40
123F：→ gz9548171 : 前面几楼都这麽派的吗 05/18 00:26
124F：→ OBTea : 印象中是Simens家出的事 05/18 07:46
125F：推 aowen : 迟早要习惯没有#，不如一开始就不写 05/18 08:29
126F：推 peterlin0224: 熟了平常design用不太到是真的，但有些情况例如跑po 05/18 08:46
127F：→ peterlin0224: st-STA时，有些整进来的IP是挂model，没有办法有spe 05/18 08:46
128F：→ peterlin0224: f，这时候也是要自己去对model DFF output 加delay 05/18 08:46
129F：→ peterlin0224: ，不然有时候会有一些不真实或奇怪的现象 05/18 08:46
130F：→ peterlin0224: 所以他自己最好要有这种概念，对他将来clarify一些 05/18 08:47
131F：→ peterlin0224: 状况会有帮助….XDDD 05/18 08:47
132F：→ samm3320 : 你的机运真好 05/18 09:09
133F：推 peterlin0224: 可能有点讲错，是post-sim时有些时期合作部门还给 05/18 09:15
134F：→ peterlin0224: 不出整进来ip的netlist和sdf，这时候会先挂model跑 05/18 09:15
135F：→ peterlin0224: ，有些model interface output要自己加delay，不然p 05/18 09:15
136F：→ peterlin0224: ost-sim会跑出一些奇怪现象 05/18 09:15
137F：推 peterlin0224: Post-sta一般要查interface timing，会整个netlist 05/18 09:22
138F：→ peterlin0224: 都挂spef 或sdf ，不会挂model，厘清一下 05/18 09:22
139F：推 peterlin0224: 总之，我觉得他自己还是要知道哪些情况可以自己加# 05/18 09:26
140F：→ peterlin0224: delay来厘清或学习比较好，当然现在design阶段是 05/18 09:26
141F：→ peterlin0224: 不太会特别去加这东西没错 05/18 09:26
142F：推 OBTea : macro化的IP 可以用 hierarchical STA 05/18 09:35
143F：推 peterlin0224: Post sta我们公司整合部门会直接给这一区块完整的sp 05/18 09:44
144F：→ peterlin0224: ef，主要问题在post-sim对方暂时给不出hardmacro sd 05/18 09:44
145F：→ peterlin0224: f 时，需要自己去对model做一些修改，这算是一个deb 05/18 09:44
146F：→ peterlin0224: ug知识和技巧 05/18 09:44
147F：推 peterlin0224: 其实spef 或sdf也是Apr 部门(physical design部门) 05/18 09:46
148F：→ peterlin0224: 给，整合部门算中间部门，会帮忙整进环境後给我们跑 05/18 09:46
149F：→ peterlin0224: 有些公司会有DV帮忙跑post sim，我们这边是post sim 05/18 09:47
150F：→ peterlin0224: 和post sta都是designer自己跑，事情比较多一点 05/18 09:47
151F：→ peterlin0224: DV只跑function regression和一些coverage check 05/18 09:48
152F：推 OBTea : HSTA 是一个让 top 和 macro 可以同时收敛timing的 05/18 10:47
153F：→ OBTea : 方法 05/18 10:47
154F：推 peterlin0224: 我不是整合部门的人，但认知上HSTA应该是一个在复 05/18 11:17
155F：→ peterlin0224: 杂soc下，整合度较高，节省较多sta run time或减少 05/18 11:17
156F：→ peterlin0224: 来回更迭的方式，实际timing收敛无论是前面阶段改de 05/18 11:17
157F：→ peterlin0224: sign，或後面阶段靠APR和整合部门透过一些手段改net 05/18 11:17
158F：→ peterlin0224: list来收敛timing，应该没办法完全用 HSTA取代，不 05/18 11:17
159F：→ peterlin0224: 知道我的认知对不对？观念上STA最终还是给report用 05/18 11:17
160F：→ peterlin0224: ，「修」timing让timing 收敛这件事应该没办法透过s 05/18 11:17
161F：→ peterlin0224: ta flow完成吧？ 05/18 11:17
162F：→ peterlin0224: 我也不是整合专业的人，有说错麻烦更正，大家交流一 05/18 11:18
163F：→ peterlin0224: 下，也能增加新知 05/18 11:18
164F：推 peterlin0224: 因为我看整合部门後面阶段还是会用tweaked和Apr 讨 05/18 11:19
165F：→ peterlin0224: 论来「修」timing，STA还是用来「看」timing 05/18 11:19
166F：→ peterlin0224: Typo: tweaker 05/18 11:20
167F：推 peterlin0224: 收敛timing在後面阶段还是要下去「修」才会收敛， 05/18 11:22
168F：→ peterlin0224: 所以我对您那句HSTA可以「收敛」timing有点疑问，您 05/18 11:22
169F：→ peterlin0224: 的意思是HSTA这个flow可以靠STA tool 自动「修」tim 05/18 11:22
170F：→ peterlin0224: ing吗？ 05/18 11:22
171F：推 OBTea : 重点是同时，的确HSTA其中一个目的是加速内部R2R分 05/18 11:45
172F：→ OBTea : 析，可是interface间的收敛PD需要HSTA 相关session 05/18 11:45
173F：→ OBTea : 来作参照 05/18 11:45
174F：推 peterlin0224: 还是你是在说HSTA是加强版的 PT physical aware这 05/18 11:45
175F：→ peterlin0224: 件事? (纯粹猜测，可能说错) 05/18 11:45
176F：→ OBTea : 然後题外话Primetime也可以作ECO 05/18 11:46
177F：→ peterlin0224: 嗯嗯，请忽略我刚刚那个留言，我刚刚还没看到你的 05/18 11:46
178F：→ peterlin0224: 最新留言 05/18 11:46
179F：→ peterlin0224: 嗯嗯，PT的eco应该就是我上面说的 physical aware 05/18 11:48
180F：→ peterlin0224: 我跟整合同事聊过，他们觉得tweaker好像比较强 05/18 11:48
181F：推 OBTea : 不过一般是用tweaker修没错，只是timing 资讯要抽给 05/18 11:49
182F：→ OBTea : PD用 05/18 11:49
183F：推 peterlin0224: 不过那个eco的thinking最终应该还是靠人手动试，然 05/18 11:50
184F：→ peterlin0224: 後跑出report看，复杂的soc应该还没办法自动做到tim 05/18 11:50
185F：→ peterlin0224: ing收敛，不知道这样讲对不对？ 05/18 11:50
186F：推 OBTea : 有些PD会有些对策tcl 05/18 11:53
187F：推 peterlin0224: 嗯嗯，了解，後面阶段timing收敛需要整合部门和PD 05/18 12:19
188F：→ peterlin0224: 紧密合作没错 05/18 12:19
189F：推 leocorter : 入门推荐 05/18 17:38
191F：→ leocorter : 0_AV_rVbay0pWmED7992G 05/18 17:38
192F：推 k20057 : 这样也很能进 当初面了20多家都没录取 嫌我能力不 05/19 08:37
193F：→ k20057 : 够 05/19 08:37