最近大徵才, 阿肥我也趁着这次机会面了许多家公司 平常受惠於 PTT & dcard, 因此就来 PO 个面试心得文 以下都是一线IC厂有问到我的问题 就不区分公司了 背景: 混血四大电资硕 通常针对硕论 & project 都会有针对细节的问题 (1) 这个地方为什麽要这样做 (2) 这样做的目的是什麽, 事前有没有做过分析能保证效能一定提升 (3) 如果让你重新做一次这个 project, 你觉得可以改进那些地方 (4) 你在这个 project 的主要贡献是那些地方 投影片报告完後就会针对数位IC的观念去问 不过因为我有修 iclab 在报告中我有放一页的修课心得 列出了我在这门课学到的东西 CDC, STA, Low power等等的 因此问题也都是环绕在这几个地方 1. CDC 针对 CDC 其实我都会先打预防针 说明在课程中我只有用过 2FF 的方法来解决 FIFO 只有课程中提过, 并没有实做过 因此问题都是针对 2FF 来问 (1) metastability 是什麽 (2) 如何透过 2FF 解决 metastability (3) 3FF 相比 2FF 差别在哪 (4) 是否可以用 2FF 传多个 bit 的 data, 会产生哪些问题 (5) 如果不使用 FIFO, 要如何应用 2FF 传多个 bit 的 data (6) 如果你传输过来的资料是 101010.... 接续这样过来, 你要怎麽知道这些资料哪些 2. STA 这部分就是很简单的 setup time & hold time 因为现在都是远端面试 我会准备一张图上面有 两个 flip flop 以及有 clock skew 的两个 clk 波形图 然後用小画家在上面直接画出算 setup time & hold time 的方法 除此之外还有被问过 STA 跟 DTA 的差别 3. Low power 这个我也会打预防针, 课程中只有教到 clock gating 的方式 不过我会说明为何 clock gating 可以达成省电的目的 有些主管也会问到在大的 design 中, 除了 clock gating 你要如何达到省电这个目标 我会说可以用 data gating 或是针对不同 block 给不同电压 不过这个我觉得不是正确答案, 有人知道答案可以跟我分享一下谢谢 4. Design compiler 使用的经验 这个只有一位主管问过我 不过我面对这种不常会被考的问题都是诚实回答我自己的经验 这部分不会的话应该也不用太担心 另外在合成的时候通常都会设 input delay & output delay, 有被问到这个的用途是为了什麽 5. 合作经验 这个几乎必考, 事前就准备一下吧 如果没有 project 的合作经验 听说有人讲社团的也可以? 不知道为何我这几场面试下来都没被考过白版题 不过我准备了蛮多的考古题 就稍微列一下当作参考 (1) 除频器, 看心得文通常都会考频率变成 1/3 的电路如何实作 (2) 同步非同步电路 (3) 同步非同步 reset (4) design flow (5) blocking & non-blocking (6) cmos 画简单的 gate (7) FSM 用 one-hot 以及 counter 的差别 最後感谢一下陪我练习面试的肥宅邻兵跟lab巨巨们 因为我面试超容易紧张 之前面实习的时候紧张到问题都答得超烂就下去了 这次在面试前一直反覆练习报告的内容 针对问题也都想了好多种情况去预演 运气好遇到今年大缺人 才让我找到了工作 祝大家求职顺利 ----- Sent from JPTT on my Sony XQ-AU52. --

※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 27.52.137.29 (台湾) ※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Tech_Job/M.1633692482.A.63A.html xor 是课程作业里面有这样做过 我面试回答的答案没有去证实过 就不讲出来以免误导了 ※ 编辑: iammtker (27.52.137.29 台湾), 10/08/2021 19:43:49 ※ 编辑: iammtker (27.52.137.29 台湾), 10/08/2021 19:45:26 感谢大大的解答 感谢大大的详细解释 ※ 编辑: iammtker (27.242.3.103 台湾), 10/12/2021 11:08:13 ※ 编辑: iammtker (27.242.3.103 台湾), 10/12/2021 11:08:52