「数位IC前段晶片设计(Design Compiler新竹班)」 (Logic Synthesis with Design Compiler) 05/25(六)、05/26(日)、06/01(六)，上课时间09:00~16:00 应学员要求，课程时数由12小时扩充为18小时，增加学习能量，价格不变！ 课程简介： 本课程内容具备多项特色，可协助学员充分掌握Logic Synthesis的各项技巧： 1、本课程之规划，系为因应业界Cell-Based Front-end(前段)设计，同时也涵盖了 Mixed-signal Flow之数位部分的电路设计。 2、修完本课程便知如何撰写Synthesizable-Verilog的能力，可从事数位IC设计硬体描述 语言设计或IP设计制作人员! 此外，本课程会引导学员Digital IC设计实现(实作)之方法 与技巧，让学员可将产品实现至Soft-Macro阶段。未来若有须从事Cell-Based Back-end( 後段) Layout工作，可再衔接Cell-Based IC Physical Design课程，方可完成整颗晶片 制作之所有流程。 3、Verilog语法暗藏许多Coding的小技巧，本课程讲师将以多年Coding设计经验与常见问 题说明其差异性与注意事项，大幅缩减Coding时间及加强学习效果。 4、无论数位电路内含任何特殊电路，本课程将协助您如何针对各式电路设定其相对应的 Constraints，以确保制作出一个正确规格的电路! 特殊电路涵盖范围如下: A. Single Clock Domain电路设定方法 B. Multi-clock Domain电路设定方法与注意事项 C. Clock-Gating电路设定方法与注意事项 D. Clock 正负缘都触发的处理与Coding方法 E. 除频/倍频电路之设定方法 F. 同步与非同步电路设计之设定方法 5、传授各种Low power密技，将现有Low Power电路，再获得更进一步的改良。 6、本课程将学习到如何善用现有工具之操作技巧，获得最佳电路之效能，课後将成为本 软体操作之达人。 晶片中心有完整、详细的设计流程及合法使用的设计软体，能提供来上课之学员更多更完 善、良好的学习、实作环境，使学员获得最大的收益、增进本身的知识及技术。 课程师资： 本项课程获得学员非常热烈的回响，以下的学员回应提供参考： 1. 王老师讲课太好了，讲义内容也很清楚，非常棒 2. 讲师授课生动活泼，并时常佐以经验相授，受用无穷 3. 教得太好了，无可挑剔 4. 上课内容非常充实可以学到很多，老师讲解也非常仔细，提问问题都能得到答案并且 知道更多资讯，对於这次上课非常满意(内容充实 老师很强) 非常感谢 CIC提供这样的课 程 5. 本课程讲师很有经验，且提及许多细节，谢谢 本课程为历年报名人数最多之课程，请大家务必及早报名，以免向隅。 此外於晶片中心推出各专业课程，特别邀请国内相关领域之专业讲师进行授课，名额有限 ，请各界学员把握机会! ■报名网址 http://www.cic.org.tw/cic_v13/els/els_main.jsp，详细报名流程及报名 须知请上网查询，即日起开始报名，名额有限，额满为止。 ■上课地点 CIC新竹训练教室。 ■收费标准 每门课程学员自付额5,000元，特定身份学员自付3,000元。 [原价10,000元 ，一般身份学员由经济部工业局补助50%，特定身份者补助70%，特定身份系含低收入户、 原住民及身心障碍者，3人(含)以上团体报名，请联络服务窗口可享优惠价。] ■联络窗口 林小姐 电话：03-577-3693转144E-Mail: [email protected] --

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