※ 引述《SmallBeeWayn (喵喵叫的蜜蜂猫)》之铭言： : 这种技术的讨论要讨论到组语的的层级.... : 举例来说，指令 A = A * B + C : 在单核这样算 以下的 L1 cache 都要改成 register : 读取A 到 L1记忆体 X : 读取B 到 L1记忆体 Y : X = X * Y : 读取C 到 L1记忆体 Y : X = X + Y : 写入A 从 L1记忆体 X : 读取下一个指令 : 理论上可以用双核这样算 : 读取A 到 L1记忆体 X 读取B 到 L1记忆体 Y : X = X * Y 读取C 到 L1记忆体 Y : X = X + Y : 写入A 从 L1记忆体 X 读取下一个指令 根本用不到双核 这叫 superscalar 十年前的 Pentium 就会做了 : 上面的例子只是简单的四则运算 : 其他的例如把128bit的SSE运算分割成高低位元来算 高低位是什麽意思？ 不过就是一次进行多笔资料的运算罢了 : 或是还有很多其他的指令都可以分开来算 : 所以说在理论上这样的目标确实可以达成 : 但是CPU内部运作极其复杂，能够得到多少加速很难说 : 此外，在加速单工运作之下，是否牺牲了多工效能？ : ======================================================= : 其实上面范例的这个作法应该早就在单核心中做到了 : 所以方法是什麽呢....? 那篇文章根本就是唬烂 AMD 从 K7 开始就是 9-issue superscalar CPU 理论上一个 cycle 最多可以执行九条指令 不过事实上因为指令间有相依性 现实上每个 cycle 能同时执行超过两条指令就要偷笑了 更别说是九条 照那篇文章的意思 结合两颗 dual core 是有可能变成一个更大的 18-issue superscalar CPU 问题是九条指令你都利用不完了 这样做当然一点也不会变快 AMD 也许是有什麽秘技 但绝对不可能是这个 : -- :

※ 发信站: 批踢踢实业坊(ptt.cc) : ◆ From: 140.115.207.65 : ※ 编辑: SmallBeeWayn 来自: 140.115.207.65 (06/24 14:53) : 推 Iam449:专业的来了...... 06/24 14:59 : → scores:....开始懂了... 06/24 15:29 : 推 cmy0805:是存取到register,并非记忆体 06/24 15:33 : → cmy0805:还有如果你要存取到 L1 cache,那会变的更慢 06/24 15:33 : → cmy0805:AMD的双核cache并没有共享,两个核心要存取在cache中的资料 06/24 15:34 好不容易有人说对了 : → cmy0805:一个核心要存取另一个核心cache的资料,要透过FSB 06/24 15:34 : → cmy0805:那只会变的更慢而已 06/24 15:35 可惜这边错了 一来 K8 不是用 FSB 二来 dual core K8 有一层 system request interface 所以一个核心用另一个核心的 cache 时基本上都在 CPU 内部完成 : → cmy0805:这种简单的四则运算,资料是存放在暂存器 06/24 15:36 : → cmy0805:并非拆解指令,应该是将多条指令送往两个核心执行 06/24 15:47 : → cmy0805:或是将多个thread送往两个核心执行　(纯猜测) 06/24 15:49 : 推 leav:看起来类似superscaler, 但这种技术还要跨双核未免太小题大作 06/24 16:50 : → leav:我个人是蛮怀疑效能有增加多少... 06/24 16:52 嗯 这是增加效能最烂的方法 不但不会变快 还少了一个 core 可以用 : 推 DVE:cache没共享的是目前的Pentium D吧……单纯只是把两颗封装起来 06/24 18:15 : 推 henk:AMB不是FSB..是Hyper transport..FSB是intel的专利.. 06/24 20:00 : 推 renic:AMD的双核cache是共享的吧，没共享的是intel的Pentium D吧 06/24 22:37 看你们的共享是什麽意思了 真正做到 cache 共享的目前只有 Conroe K8 比较像是把另一个 core 的 cache 当作 L3 cache 来用 Pentium D 则完全没共享 交换资料全部要经过 FSB 拜托大家 回文前先确定自己了解这些东西 --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 61.62.3.35