作者qeagle ()
看板comm_and_RF
标题[问题] xilinx ipcore产生的乘法器可以无clk吗?
时间Wed Mar 28 19:10:02 2012
※ [本文转录自 Electronics 看板 #1FSkiR5H ]
作者: qeagle () 看板: Electronics
标题: [问题] xilinx ipcore产生的乘法器可以无clk吗?
时间: Wed Mar 28 18:42:32 2012
我想把matlab产生的滤波器vhdl
里面用到的乘法功能,换成用ipcore去做的乘法器
主要因为合成时,xilinx会主动把乘法用硬体乘法器去合成
所以我想先用lut做成的乘法器去取代,避免用到硬体乘法器
来评估两者速度上的差异
但是vhdl上的乘法器是写在process外面的,不需要clk
而ip core产生的乘法器有一个clk脚位
不知道两者如何套用?
可否产生一个无clk的乘法器(用lut合成的)
或者可以在那选项去调整,可以在合成时选择不用dsp48e?
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※ 转录者: qeagle (114.25.95.176), 时间: 03/28/2012 19:10:02