作者sasako (微笑待人)
看板comm_and_RF
标题Re: [问题] verilog的问题？？？
时间Wed Apr 30 01:39:39 2008
※ 引述《baoerking (basketball)》之铭言：
: 小弟在此在各位大大请教一下，
: always@(posedge clk or negedge rst)
: begin
: a=clk;
: end
: 与
: always@(posedge clk)
: begin
: a=clk;
: end
: 为什跑出来的结果会不一样呢？
: 上面的a会1跟0的变动，而下面的
: 只会抓到1而已。我是觉得上面的
: 也应该只会抓到1而已才会，但why???
: 各位大大帮个忙一下，小弟用的是quartus下去跑的。
: 也是跑functional(理想的)。
我很无聊的帮你试了一下
上面的我可以让a 都是 1
我是用ncverilog跑的...
以下是我的testbench
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`timescale 1ns/100ps
module test;
reg clk,n_rst;
wire a;
initial begin
$fsdbDumpfile("abc.fsdb") ;
$fsdbDumpvars ;
end
abc ABC(
.clk(clk),
.n_rst(n_rst),
.a(a)
);
always #10 clk=~clk;
initial begin
clk=0;
n_rst=0;
#1 n_rst=1;
#9 n_rst=0;
#1000
$finish;
end
endmodule
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