作者sasako (微笑待人)
看板comm_and_RF
标题Re: [问题] verilog的问题？？？
时间Wed Apr 30 01:11:12 2008
※ 引述《baoerking (basketball)》之铭言：
: 小弟在此在各位大大请教一下，
: always@(posedge clk or negedge rst)
: begin
: a=clk;
: end
: 与
: always@(posedge clk)
: begin
: a=clk;
: end
: 为什跑出来的结果会不一样呢？
: 上面的a会1跟0的变动，而下面的
: 只会抓到1而已。我是觉得上面的
: 也应该只会抓到1而已才会，但why???
: 各位大大帮个忙一下，小弟用的是quartus下去跑的。
: 也是跑functional(理想的)。
这要看你test.v怎麽写吧!!!
基本上
我觉得只看clk
上下两个应该都只会抓到1
两个都是在clk正缘触发，正缘处发後，将clk的值给a
再来上面考虑nrst的话
那就要看你test.v的 nrst怎麽给值，nrst负缘触发，之後给clk的值..
假如nrst负缘触发的时间点，clk刚好是0，那a就会等於0...
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