作者tcsong (努力学习)
看板comm_and_RF
标题[问题] VHDL或verilog程式问题
时间Thu Oct 18 15:49:43 2007
y(n) /2= 0.9475*y(n-1)-0.4525* y(n-2)+ 0.0012875*x(n)+ 0.002425*x(n-1)+
0.0012875*x(n-2)
y(n) /2= 0.9475*y(n-1)-0.4525* y(n-2)+ 0.0012875*x(n)+ 0.002425*x(n-1)+
0.0012875*x(n-2)
若将上式之参数转换成16位元整数(Q15格式)时，形成下式：
y(n) /2= 31048*y(n-1)-14828* y(n-2)+42*x(n)+ 80*x(n-1)+42*x(n-2)
■ 输入信号：x(n)为步级输入其值为0.5；转换成16位元整数(Q15格式)，
x(n)=16384。
■ 以VHDL or VERILOG 模拟此结果, 以求y(n) = ?
是想请问各位高手～如果题目已经指定其每一变数的大小
那我还需要在程式中宣告其边界值吗？
多谢各位
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