※ [本文转录自 Electronics 看板] 作者: hikaruh (蔚蓝海) 看板: Electronics 标题: [问题] 请教有关在工作站上合成完做模拟的问题 时间: Fri Jan 12 00:25:50 2007 请教一下板上的前辈 小弟目前在跑tsmc.18的cellbase 先前已经把写好的verilog code download到fpga 用la验证功能无误,在fpga的速度大约可以跑40几MHZ 不过现在拿到工作站上去跑Design Complier 用跑出来的vg档+sdf档+tsmc18.v+testbench去模拟 发现速度只到290几KHZ就不能跑了 感觉不太合理 在module里我的timescale设定是1ns/1ps 会是script file参数设定的问题吗 还是可能哪里出了问题 可以告诉我问题出在哪边吗 感谢 这个module需求的速度很快要求可以达到528mhz 下面是我看一篇讲义的范例打的script file #A Synopsys DC Script Example under TSMC 0.18um Design Environment read_file -format verilog "detfc.v"read_file -format verilog "n_d_ff_1.v" read_file -format verilog "n_d_ff_8.v" read_file -format verilog "detfc_sram.v" current_design detfc #Specify Clock create_clock -name "CLK_0" -period 50 -waveform {0 25} {clk} set_dont_touch_network [find clock CLK_0] set_fix_hold [find clock CLK_0] #Set Maximum / Minimum Delay #set_max_delay 30 -from [all_inputs] -to [all_outputs] #set_min_delay 0 -from [all_inputs] -to [all_outputs] #Set Drive Strength / Output Load / Wire Load Model set_drive [drive_of "tpz973gtc/PDIDGZ/C"] [all_inputs] set_load [load_of "tpz973gtc/PDO16CDG/I"] [all_outputs] set_wire_load_model -name tsmc18_wl10 -library slow set_fix_multiple_port_nets -all -buffer_constants compile -map_effort medium -area_effort medium #Change Naming Rule source TSMC_naming_rule.dc change_names -rules asic_core_rules -verbose -hierarchy change_names -rules asic_top_rules -verbose #remove the unconnected port remove_unconnected_ports -blast_buses [get_cells * -hier] #Write the information after compiled write -hierarchy -format db -output detfc.db write -hierarchy -format verilog -output detfc.vg write_sdf -version 2.1 -context verilog detfc.sdf #end --

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