作者elf326 (小小)
看板comm_and_RF
标题[问题] 请问有关cadence layout出现的问题
时间Fri Jan 5 01:05:53 2007
在使用cadence layout的时候,做DRC通过,可是做LVC的时候却出现错误....
确认CDL是成功的,作LVS时该载入的档案也没有错误...
可是LVS结速出现的讯息却显示 "source could be readed code4**" 还有NO Matching之
类的讯息(元件),所使用的制程是TSMC RF 0.18um制程,是使用PDK1.2版来做layout的
以前做过0.35um的制程,CDL出来的netlist档要修改,那0.18um也要吗?
想请问大大有遇过类似的状况吗?.....谢谢^^"
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 125.229.1.54