由於在版上获益良多 故在此分享面试心得 基本介绍 小弟大学电机系115毕业 研究所电机所116毕业 因为想在台北工作所以都找台北的公司比较多 下面由面试顺序作为排序 ◎炬力(通讯数位IC设计工程师) 一个主管面试 先自我介绍接着问论文 要我写C(暂存器)=A+B的Verilog code 原本要走的时候 说二面的主管刚好在 就要我直接二面 没有自我介绍也没有要听论文 只问了一题 Y=a7*X^7+a6*X^6+a5*X^5+a4*X^4+...+a1*X^1+a0 (a7~a0是系数，X是输入，Y是输出) 的硬体最少化你会怎麽设计 我没有回答出来... 结果：无声卡 ◎矽创(IC系统应用工程师) 一面(内湖)： 进去先进行40分钟电脑仿多益英文测验 接着性向测验与专业问题测验 专业问题共七题 然後开始主管面谈 就自我介绍还有硕士论文介绍 大部分都问硕论的东西 还有介绍这个职缺 二面(内湖)： 一个主管来面谈 问我为什麽要选2类、为什麽要选那个大学、为什麽要选那个研究所 接着就是告诉我进来需要自己学会时间管理 因为这边很自由 大约30分钟就结束了 结果：offer get ◎Garmin(电子工程师) 先进行40分钟电脑英文测验与20分钟性向测验 接着两个主管近来面谈 就自我介绍+论文介绍後 稍微提问後就开始介绍他们的工作 由於他们是美商的公司所以英文能力很重要 面试的过程相谈甚欢 结果：感谢函(PS.应该是英文不够好) ◎笙科(数位IC设计工程师) 面试地点在内湖 三个主管跟我面试 一开始先跟我介绍一下这个职缺要做什麽 接着我自我介绍後开始提问 大部分都是问修课内容 但不是课程的问题，而是问你课程学到什麽 有问说有没有使用过FPGA板 结果：offer get ◎通泰 先考30分钟智力测验(大约20题有些满难的) 再来考专业问题 总共好像5题 1.inverter的CMOS 要你画输出曲线 2.反向放大器的增益是多少 3.给一个电路要你画真值表 4.Latch的输入输出时序图 5.3倍的除频器要怎麽设计，画出逻辑闸(不是要你写verilog) 第一个主管进来 就先自我介绍 然後主管说RD是一个很寂寞的工作 常常要一个人想，可能一天都在座位上想 问我能不能接受 接着介绍一下他们的工作内容 结束後第二个主管进来 一样介绍一下工作内容 然後讨论薪水与福利 就结束了 结果：offer get ◎联发科(4G基频数位IC设计工程师/数位IC设计工程师) 安排了三场面试，我只去了两场 第一场来了6个主管... 一开始先自我介绍还有硕士论文介绍 这部分问得非常非常非常仔细 要对论文内容非常熟悉才行 其中有问到知不知道 Clock gating 为什麽我论文没有使用这个技巧 论文问完後有问自我介绍里面我写的内容 然後问我毕业後到现在都在做什麽(小弟九月毕业、12月当完补充兵) 接着各个主管介绍各部门的工作内容 最後要我提问看有什麽问题 第二场来了1个主管 自我介绍後 问我upsample与downsample对於频谱及大小的变化 接着介绍工作内容 然後原本要通知处长直接二面 只是处长有事情改约其他天 结果：因为联发科没有台北的职缺所以後来就没有进行二面 以上如果公司有觉得不妥的地方，请通知我，我会马上删除 --

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