作者showyoulovex (zombie)
看板Programming
标题[问题] verilog写RS232的uart TX,RX
时间Sat Jul 28 13:03:17 2012
小弟我目前写的TX
只包含 输出,输入,ready_bit,clk
之後要接到AMBA的EASY架构上
目前跑在 modelsim上模拟是没问题
但是看过网路上似乎还要考虑 start/stop bit 和 褒rate
因此怕只依照我的设计，用RS232接上FPGA会没办法输入
目的是设计给大学部的实验课程
希望能够成功喂data和输出 简单为主(个人verilog 是初学者)
想问各位FPGA高手，是否如同网路上所说
还要考虑start/stop bit 和 褒rate 这些讯号呢? 感谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.116.164.243
1F：→ WPC001:buad rate是一定要的, 但可以不需要写auto 114.45.107.68 07/30 22:45
2F：→ WPC001:CTS/RTS可以不需要, start/stop也可以不要 114.45.107.68 07/30 22:46
感谢大大回覆thx
※ 编辑: showyoulovex 来自: 140.116.164.243 (07/31 11:11)