作者qeaflish (p p )
看板Programming
标题[问题] 请问verilog 3维array synthesis
时间Sun May 1 17:41:40 2011
请问大家
我目前写到一份code用到三维阵列
reg signed [17:0] out_p [0:255][0:511];
wire signed Y0 [17:0];
wire [7:0] index_y;
wire [8:0] index_x;
always@(negedge clk)begin
out_p [index_y][index_x] <= Y0;
end
这份code的其他部分都可以synthesis(注解掉黄色那行 就可以synthesis)
就是黄色那行不行(会一直停留在compiling source file ...的画面 一整天都不动)
试过如果把index换成常数
就像是变成 out_p [1][1] <= Y0; 就可以
可是因为function需要index一定需要是变数
想请问大家有没有这方面的经验
使用三维阵列index又是变数时
该怎麽写才能够synthesis呢
麻烦高手解惑
感谢大家<_ _>
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.136.186.128
※ 编辑: qeaflish 来自: 220.136.186.128 (05/01 17:42)
1F：推 god800606:不会+1 求解~ 140.114.212.71 05/01 23:47