作者ashin42 (second)
看板Programming
标题[问题] Verilog中 always语法的问题
时间Thu Oct 30 16:03:16 2008
各位好 我在verilog中遇到了always 语法的问题
遇到问题大致如下 我写了一段程式码
但是我的第一个input f 进来後 第一个output却没有值
且在第二个input f 进来运算後
第二个output的运算 f + s4 + s3
会加到第一个input f进来运算的s3和s4而不是第二个的input f的
麻烦请高手能告诉我错在哪 以下为我的程式码
assign MSB = {f[25:22] , 22'b0} ;
assign s3 = MSB >> 3;
assign s4 = MSB >> 4;
assign s5 = MSB >> 5;
always @(f)
begin
if (f[25] == 1'b0)
output = f + s4 + s3;
if (f[25] == 1'b1)
output = f + s3 + s5;
end
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※ 编辑: ashin42 来自: 203.64.128.242 (10/30 16:04)