AI晶片技术专利系列1－台积电的CoWoS技术独霸世界 原文网址: https://bit.ly/3QmU5oz 原文: 众所周知，人工智慧在生成式AI推波助澜下，已进入一个新纪元。然而，AI要能在各应用 场域充分发挥效能，除了依赖机器或深度学习等不同的演算法之外，要将AI的应用发挥到 极致，势必要靠AI晶片来实现。AI晶片是专门设计并用於执行AI演算法（如CNN、RNN、 Transformer等模型）的晶片，可优化平行计算与加速记忆体存取等，相较於一般的晶片 更能提升AI演算法的计算速度与推理能力。如今声量如日中天的生成式AI，正需要透过AI 晶片才能达到如图像识别、语音辨识、自然语言处理、自动驾驶、智慧物联网、文化创作 等等各种应用之场景。 至於2024年科技圈，AI晶片重要的应用之一是放在「AI PC」上。所谓的AI PC是将是个人 电脑搭载AI晶片，特别是指可在本地端执行AI演算法，而无需依赖云端，这样的优点是速 度快、耗能低，并降低和云端连结过程中所带来的资安风险。然而，AI晶片的良窳涉及半 导体制程技术，也因此带动几个科技巨头展开「晶片大战」的竞赛。监於篇幅有限，本系 列拟从专利之角度，特别从全球半导体的几个大咖各自之patent portfolio中，挑选具代 表性的专利，来看看其等如何针对AI晶片做技术布局。 首先，当然是我国享誉全世界的护国神山！台积电TSMC的股价在今年3月飙高，正是受惠 於AI晶片需求旺盛，加上半导体的先进制程与封装，使得台积电已成为「一个人的武林」 ，而其中CoWoS(Chip-on-Wafer-on-Substrate)技术，正是台积电独霸全球的秘密武器之 一，其应用领域十分广泛，包含高效能运算HPC、AI伺服器、数据中心、5G通讯、物联网 、车用电子等。 CoWoS是一种先进的半导体封装技术，主要针对7奈米以下的晶片。CoWoS可进一步拆分为 CoW和WoS，CoW就是将晶片堆叠在晶圆上(Chip-on-Wafer)，而WoS就是基板上的晶圆 (Wafer-on-Substrate)。CoWoS又分成2.5D与3D版本的封装技术，其差别在於堆叠的方式 不同。2.5D封装是部分晶片堆叠在基板上，而3D封装则是全部晶片都堆叠在基板上，其中 2.5D封装是目前主流且可量产的技术。 如图1所示，2.5D封装为水平堆叠晶片，主要将系统单晶片(SoC)与高频宽记忆体(HBM)设 置在中介层(interposer)上，先经由微凸块(micro bump)连结，使中介层内的金属线可电 性连接不同的SoC与HBM，以达到各晶片间的电子讯号顺利传输，然後经由矽穿孔 (Through-Silicon Via, TSV)技术，来连结下方PCB基板(substrate)，让多颗晶片可封装 一起，以达到封装体积小、功耗低、引脚少、成本低等效果。着名的Nvidia的GPU H100更 是供不应求，其中H100正是采用台积电的2.5D封装的CoWoS技术。 3D封装则是垂直堆叠晶片，虽然优点在於，使用矽穿孔来连结垂直方向上之不同晶片的电 子讯号，使讯号延迟得以降低，但目前受限於设计、量产或供应链皆还不够成熟，所以基 於成本考量，目前业界仍多采用2.5D封装。 既然2.5D是目前的主流，那麽针对台积电的2.5D封装，并根据以上的技术特徵「CoWoS是 一种先进的半导体封装技术……，经由矽穿孔(Through-Silicon Via，TSV)技术来连结下 方PCB基板(substrate)，让多颗晶片可封装一起」，输入到AI系统Lupix [1]，并针对近 10年的专利数据中，扫描出许多与CoWoS相关具有市场价值且已获证之专利。 在众多相关专利中，最受嘱目的是标题为「矽中介板结构、封装体结构以及矽中介板结构 的制造方法」（以下称本专利），其台湾专利号为TWI553802B，而其对应的美国专利为「 三维IC结构与半导体晶圆的混合键结方法」(Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers, US9978637B2)， 分别於2016/10/11和2018/05/22获证。根据AI系统Lupix针对当下的技术演化趋势去做计 算，推断本专利在机电技术领域的专利价值之PR值(Percentile Rank)为98，也就是说， 其专利价值高过98%的机电技术领域，包含半导体、IC设计、光电、网路通讯、车用电子 、封装测试等专利文献。 本专利之所以重要，是因为台积电的CoWoS技术在先进制程与封装中，其中介层的结构设 计功不可没。如图2所示，是台积电在本专利中所揭露的三维IC结构；而图3所示，即为图 2中的金属垫(127)上嵌入一个介电结构(212、213)，也是本专利中最重要的技术特徵，透 过这样的设计，可减少在化学机械研磨(Chemical Mechanical Polishing, CMP)所带来的 「碟化效应」(Dish Effect)，而这种效应在10奈米以下的制程尤其需要避免，若处理不 好将会严重影响半导体制程的可靠度与良率。 根据本专利的权利保护范围来看，图2中的晶粒(110A)可为如CPU或GPU等处理器，而晶粒 (110B)可为SRAM或DRAM等记忆体。当处理器和记忆体在执行运算过程中，电子讯号可经过 中介层(120’)的矽穿孔(125) ，传送电子讯号至基板(130’)。这样的结构不仅方便传导 电子讯号，更能透过矽穿孔(125)散热与易於封装等优点。更值得一提的是，图3中虚线圆 圈所示的位置(214)，正是矽穿孔(125)贯穿中介层(120’)至导电结构(129)之处。 为了确保良率，建议设置2至4个矽穿孔。金属垫(127)对每一金属垫127而言，两个或多个 位置214系连接於矽穿孔125。由於金属垫(127或127’)的角落区域(215)较不易受CMP的碟 化效应影响，所以区域(215)就不嵌入介电结构，如此一来，本专利的三维IC结构就可提 供低电阻与良好的导电性。 为了降低碟化效应所带来的冲击，本专利还更进一步地界定介电结构(213)与介电结构 (212，即长方形)。介电结构(213)的WD/WM的比值需介於1/4至1/2之间，其中WD介於约10 微米至25微米，这样就可换算出WD需要多少值。至於介电结构(212)的宽度W212大约介於 1/5至1/4倍的长度(L217)，实作时可为2微米至5微米之间。 本专利可回溯到美国优先权申请日2013-10-11，可见台积电研发内部至少在2013年（甚至 比2013年还要更早），早就洞见到半导体制程之物理极限带来许多艰难的技术挑战，必须 要有新的突破思维与方案。 半导体的先进制程是技术、资金、人才与政治因素的世纪大对决，目前全世界也只有台积 电、英特尔与三星有能力逐鹿争雄於半导体先进制程的晶片制造，所以本AI晶片技术系列 的下一回，将解析第二个巨头「英特尔」在半导体先进封装，对於2.5D封装的相关技术与 专利。 心得: AI晶片技术正在引领新纪元，而台积电的CoWoS技术则独步全球。CoWoS技术将晶片堆叠在 晶圆上，透过矽穿孔技术连结基板，实现多晶片封装，提升效能并降低成本。台积电的专 利「矽中介板结构、封装体结构以及矽中介板结构的制造方法」是技术突破，解决了制程 挑战，为AI晶片的发展开创新道路。 --

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