作者kkpopolo (无所谓)
看板PLT
标题[问题] 请问Verilog 的 Generate for 用法
时间Tue Jun 1 12:14:45 2010
小弟最近在使用一套合成verilog的软体，
能将Matlab设计的FIR滤波转成Verilog 语法，
里面使用了三个Generate for的语法，
网路上查到Generate的说明很简单，
我想请问的是Generate for是根据什麽而执行for回圈里的动作?
(因为看不出是根据posedge 或 negedge 触发)
--
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.135.101.68