作者lemon0970 (小京)
看板PLT
标题[问题] verilog写出自动贩卖机程式
时间Thu Jun 18 22:07:24 2009
我用verilog写出自动贩卖机的程式 可是程式在debug时
讯息栏出现了这个错误讯息
ERROR:HDLCompilers:27 - "sell.v" line 26 Illegal redeclaration of 'as'
实在是找不出 有什麽不对的 请各位板友帮忙依下 谢谢
这是我的程式码
module sell(one, clk, five, subten, clrn, result);
input one,clk,five,subten,clrn;
output [7:0] result;
reg [7:0] result;
reg as;
wire en1,en2,en3,as;
reg en3compare;
reg [7:0] result;
reg [1:0] sel;
reg delayone,delayfive,delaysubten;
always@(posedge clk or negedge clrn)
begin
if (!clrn)
begin
result=0;
end
else if (en1|en2|en3compare)
begin
if (as)
begin
if ({one,five,subten}==3'b011)
result =result+1;
else if ({one,five,subten}==3'b1010)
result =result+5;
end
else
begin
if ({one,five,subten}==3'b110)
result = result-10;
end
end
end
always@(posedge clk)
begin
delayone<=one;
delayfive<=five;
delaysubten<=subten;
end
assign en1=delayone & !one;
assign en2=delayfive & !five;
assign en3=delaysubten & !subten;
assign as=en1|en2;
always@(result & en3)
begin
if (result>=10)
en3compare=en3;
else
en3compare=0;
end
endmodule
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.130.14.53
1F：推 menspower:你as宣告成reg又宣告成wire... 06/19 01:22
2F：→ menspower:line 5跟6～ 06/19 01:23
3F：→ lemon0970:请问 要怎样去改他呢 我真的想不到办法了 06/19 02:52
4F：→ menspower:请看书或查Google一下～基本语法问题～提示也够清楚了～ 06/19 14:47