作者moweb (moweb)
看板PLT
标题[问题] Verilog的上层模组呼叫下层模组之输出入
时间Wed Mar 18 03:49:54 2009
各位大大好
不知道有没有人可以为我解惑一下
小弟我写了一个除频器的电路
里面除了除频器本体外还加上一个看门狗电路
除频器将原本的10us的时钟讯号除为两种讯号
一、3 CLOCKS 跳一次
二、N CLOCKS 跳一次(N是当时模拟所给讯号值而定)
基本上写作没什麽问题
现在卡在...我的除频器将时钟讯号除完後
我是设定两个脚位 clkd3, clkdn 分别输出两种频率的时钟讯号
之後看门狗那边有只两位元的输入脚位 ([1:0] data)
我在看门狗程式中呼叫除频器模组时使用 By Name 方式做Port Mapping
我现在想把 clkd3, clkdn 两只脚位一起输入到看门狗的 data 上
要如何写才是正确的呢？
我是写：Divider DIV_TO_WD(.clkd3(data), .clkdn(data));
但他都显示错误：Error: Net "WatchDog:WD|data[0]~1", which fans out to
"WatchDog:WD|data_tmp~1", cannot be assigned more than one value
因为我底下有行程式是另一个暂存器去读取 data 的值，是因为这样他才不让我指定吗？
烦请解惑，谢谢^^
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◆ From: 220.143.158.8
※ 编辑: moweb 来自: 220.143.158.8 (03/18 03:50)
1F：推 mono781010:因为在你的看门狗输入的两个位脚设有两个输入[1:0]data 06/08 21:19
2F：→ mono781010:在使用的时候要分开用 06/08 21:19
3F：→ mono781010:正确用法↓ 06/08 21:20
4F：→ mono781010:Divider DIV_TO_WD(.clkd3([1]data), .clkdn([0]data)) 06/08 21:21
5F：→ mono781010:或是 06/08 21:21
6F：→ mono781010:我上面打错更正一下 06/08 21:22
7F：→ mono781010:Divider DIV_TO_WD(.clkd3(data[1]), .clkdn(data[0])) 06/08 21:22