前言： 写这篇指南的目的是希望给想尝试入门超频的版友看，可以了解玩家们在讲的名词到底在讲 些什麽，所以上篇推文有版友提到Read/Write leveling等属於DDR SDRAM工作原理就不讲解 了，免得变成无聊的数位、高频电路和PCB layout混合课程 近期Intel事件暂不评论，目前包含事件原因等资讯过於混乱，我自己手上也有几个平台还 在测试中，想自行调整的版友可以参考之前的文章 #1cBSw2ca (PC_Shopping) 这篇本意也是给想超频的版友看的，碰巧撞上这次的事件，不过调整完电压曲线会比较好看 ，「个人」认为一定程度上可以避免发生问题。 讲解还是Intel平台为主，如果有版友想看的话再补充AM5平台资讯 正文： 一. CPU Gear 1/2/4 11th Gen开始有的Feature，Gear X mode指的是IMC(Integrated Memory Controller, 内部 记 忆体控制器)和DRAM频率比值，Gear 1=1:1, Gear 2=1:2，Gear 4以此类推。那1:1理论上会 有最佳性能，为什麽会出现这个模式呢？原因有二 A. 在超频时天花板很容易被IMC拉下来 B. CPU SA电压不足 DDR5基本上是基於Gear 2设计的，所以要调整的话更高频可以改Gear 4冲看看，平常就维持 在Gear 2就好了。 Note 1: Double Data Rate DDR指的是双倍资料率，一个Cycle传输资料2次，分别在方波的上缘跟下缘，所以现在说的 频率是指一秒内能传输资料的次数，实际的频率要除2 DDR5 6800一秒内可以传输6800百万次(6800 MT/s, MegaTransfers/sec)资料，实际上频率 是3400，在Gear 2模式下IMC频率就是1700 双控制器 12~14th Gen之後IMC变成两颗，因为两颗之间要沟通又多了更多线路，目前DDR5在12代後平 台延迟普遍较高，除了跟CL等参数有关，个人认为跟双IMC架构脱不开关系，那为什麽要做 成两颗？个人猜测是为了同时支援DDR4跟DDR5 Note 2: 对高频讯号来说，每多一条线、多一点点线长都是扣分项目。 二. 主机板 板层 上一篇说到记忆体layout的影响，那还有甚麽会影响超频的呢? 还有一个因素是板层，PCB layout主要会有讯号、接地、电源层， 高频电路对於任何一点阻抗/线路变化都是非常敏感的，如果PCB更多层数就会有更多的空间 去走线、更好的去控制阻抗也可以更好的隔离讯号避免杂讯。 以四层板为例，记忆体基本上就是走正面跟背面，没有更多空间去操作了。 当然层数越多也是有其他的挑战，但对於使用者来说挑板子就是挑越多层越好。如果板材是 用Server等级讯号衰减也会比较少。 DIMM Slot 到了DDR5考虑讯号强度问题，至少目前我手上用过的DDR5主板DIMM slot都是改用SMT(Surfa ce-Mount Technology, 表面黏着技术)，DDR4跟之前大部分都是采用穿Pin。 那改成SMT有什麽影响，第一个是需要更加注意插槽乾净程度，尤其是插槽底部的地方要清 理乾净；第二个是PCB弯曲，要注意主板不要有重物压着或是弯曲，CPU扣具有锁紧就好不要 锁过头，改成SMT後对於上述两点又更加敏感。 三. DRAM 1. PMIC 上一篇说到DDR5改成VR on DIMM，PMIC有一点忘了提，就是PMIC其实有两种，JEDEC和OC PM IC，每一阶分别是5mV/10mV(电压调整是一阶一阶调的，这边不展开太多)，简略地说就是电 压范围不同，未解锁的话最大电压只有1.435V，後者可以1.435以上。MSI主板在DRAM PMIC Feature里面有解锁功能，但还是要看记忆体厂怎麽设定，如果本身就没有想让使用者超过1 .435V，那就算在BIOS打开这个功能也没用。 2. On-Die Termination 终端阻抗匹配，为了避免讯号在末端反射，没有的话会讯号会失真(电压准位0/1会有问题) 。 ODT没记错是DDR2後期发展出来的，简单的说就是把原本在外部的终端电阻做到Die里面 ，优势如下： A. PCB上元件更少可靠度更高，同时成本更低也有更多layout空间 B. ODT是用内部暂存器控制的，可以直接用BIOS调整 C. 接在内部当然会比往外拉线更好，减少寄生效应(寄生电容/感) ODT怎麽调整会在下一篇实际操作篇中讲解 3. SPD Serial Presence Detect，在DIMM上的一颗EEPROM，记录了模组/颗粒厂、工作频率/电压、 XMP参数、JEDEC代码、CHIP ID等重要参数。POST过程中北桥会跟SPD沟通，取得并设定相关 参数。SPD很重要，包含预设值都在里面，没有SPD可能会有很多相容性问题。 DDR5在SPD设计上有些变化，像是把SPD跟其他HUB兜在一起管理对外部存取，这边不展开太 多。 Note 3: Chip ID简单说就是IC编码，每家厂商在JEDEC都有不同的编码，Chip ID可以帮助 板厂辨认不同的颗粒，针对颗粒特性进行最佳化，DDR3早期很混乱，第一批跟第二批同型号 的DIMM可能颗粒用的完全不同，颗粒不同需要的最佳化也不同，套用不适用的rule相容性可 能有问题，所以那时期很混乱(DDR3时期记得很多记忆体厂都是用技嘉板子验证)，DDR3末期 开 始导入，Kingston是最早导入的，类似的还有Stepping/PCB ID，板厂很早就想推Chip ID了 ，但不是很顺利，後来Z170+Hynix A-Die出了很多问题，最後才顺利推动，这段故事很有趣 ，有兴趣可以去看林董影片比较详细。 4. Training Training跟DDR layout有关系，简单的说是要保证讯号和时序同步，training过程中会调整 CMD/ADDR、DQ/DQS的Delay，让讯号的edge对齐，尤其是DDR3後改成Fly-By topology後，讯 号又有了不同的挑战(CLK、CMD/ADDR到达时间会不同)，由於这边再讲下去就会变成记忆体 工作原理课程，先简略了解training到底在干嘛就好。在MSI BIOS中有关Training行为模式 也有一些能玩的选项，也是等到下一篇再讲解。 四. 网路资源 英文资源很多就不讲了 1. 我（X ，开玩笑的，但欢迎同好交流，主要出没PTT，偶尔在UH社团和巴哈 2. 林董，应该不需要介绍 3. 林大饼Bing，饼哥是华硕工程师，YT上有频道常常分享超频资讯 4. NGA和ChipHell，对岸论坛 以上 下一篇实际操作篇会讲解一些时序，并演示如何进行超频 --

※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 36.227.172.194 (台湾) ※ 文章网址: https://webptt.com/cn.aspx?n=bbs/PC_Shopping/M.1715264635.A.6F6.html ※ 编辑: benmei99 (36.227.172.194 台湾), 05/09/2024 22:26:37 ※ 编辑: benmei99 (36.227.172.194 台湾), 05/09/2024 22:28:39 ※ 编辑: benmei99 (36.227.172.194 台湾), 05/09/2024 23:43:39 只能透露我是相关专业出身xD ※ 编辑: benmei99 (36.227.177.200 台湾), 05/10/2024 08:27:07 ※ 编辑: benmei99 (36.227.177.200 台湾), 05/10/2024 08:29:44 ※ 编辑: benmei99 (36.227.177.200 台湾), 05/12/2024 14:23:53