讲到软体对记忆体系统的最佳化就是来钓我的.......... ※ 引述《RisingForce (DD)》之铭言： : ※ [本文转录自 C_and_CPP 看板 #1DX4728p ] : 作者: DrStein (啤酒肚) 看板: C_and_CPP : 标题: [闲聊]内存定址速度，好像大家都不关心? : 时间: Sat Mar 19 13:40:15 2011 不是不关心,而是内存(RAM)到缓存(cache)的速度, 啊...实际上就等於记忆体控制器如何去存取DRAM的速度. 对程式设计者来说黑箱的因素太大.最佳化比较单纯的 RAM种类如SRAM,1T-SRAM,RAMBUS DRAM(不算太单纯但比SDRAM好) 不是主记忆体的主流,而自JEDEC SDRAM以降的体系(包含到目前的DDR2/DDR3) 由於是持续演进的,它的存取规则与cycle的关系虽然可以预期在哪个范围, 可是很难计算出怎麽样的位址间隔对它是最佳化的存取顺序. 再说就算固定变成成同一个记忆体控制器上好了(意思是,同一颗北桥晶片或者是 同一颗cpu...),记忆体组态不同,使用者插1GBx2双通道,1GBx2但是单通道,2GBx2, 2GB+1GB,512MBx4等等.这些不同的实体组态会导致记忆体控制器的Bank Open/Close 的policy都不同,最佳化的存取顺序也不同.组态只要变化就不同,根本就不能设计 只针对记忆体控制器的效能而非针对cache最佳化的code..... 介绍RAM的文件很多,不过介绍到记忆体控制器如何运作基本的文件我也只看过一篇 An introduction to SDRAM and memory controllers (Benny Akesson), 另外手边若有Computer Architecture:A Quantitiative Approch第二版的,也有介绍 如何应用Bank Interleave去最佳化.三版四版的有没有拿掉我不确定.... 不然若要详细知道这问题,从基本功开始练起,可以参阅近期有本书:Memory Systems: Cache,DRAM and Disks看建立基本观念後能不能想出一些做法. 基本上我是认为除非组态已经很确定了例如嵌入式系统,否则针对记忆体控制器的 最佳化实在是没有投入的效益.....一般程式设计者能知道(假如有)scratchpad memory 如何应用,preload指令,改变资料排列的顺序或者是大小以适应cache等的做法 (同样CAAQA第二版也有详细介绍...新版不太记得)就已经很够用了. 另外文中提到硬体上的分级是有可能的,因为不同记忆体控制器的实做规则不同 的确会影响很大的效能,比如Sis当年抢先推出首款双通道DDR-400的655Max, 不过它的记忆体存取效能还输给Intel E7205装双通道DDR-266...不过目前 记忆体控制器都内建在cpu中了,所以能做分级变成cpu层级的问题而不是晶片组. --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 114.37.182.84 ※ jk21234:转录至看板 C_and_CPP 03/19 22:04 还是简化这个问题好了,我们把记忆体容量直接展开成一个二维的东西. 1 2 3 ....... N+1 N+2 N+3 ....... 2N+1 2N+2 2N+3 ....... 请问我连续存取三笔资料,若是存取1,2,3这顺序有甚麽好处?若是存取 1,N+1,2N+1有甚麽好处?当我接连做多次存取,应该采用1,2,3的顺序或者是 1,N+1,2N+1 ? 还有,写软体的时候我怎麽知道N是多少?基本问题可以这几个 做例子... ※ 编辑: jk21234 来自: 114.37.182.84 (03/19 22:12) OK,你的疑问就是你需要的答案,记忆体相关的benchmark不准, 主因是记忆体控制器的排程规则对软体撰写者而言就是很黑箱,无从 最佳化起才导致的结果.A软体写出来的和B软体能得到的不同.或者是 由於其它变因不一样,同样程式不同环境下的Bank conflict的次数过高等等.. 还有可能是我讲解的方式的问题,我完全不是拿单一测试来延伸推论, 而是从现成的资料(就算书单-CAAQA二版跟Memory System不看,也应该去看 文章有提的Benny Akesson的pdf,也没有多少页,看完才质疑不迟)来推 还有这件事情有点像,某个人想要改车,问的不是改引擎或者是改轮胎等, 而是问如何先把车壳打磨到最低的风阻让它更快.... 而我的解答: 1.计算这东西太复杂了..而且最後的效益又很难证明比你先改引擎跟轮胎好 2.大概要设计高阶赛车再来烦恼这问题,否则就很没效益. 大概是这样的回答方式... 嗯 如何压榨出各种记忆体控制器读写的最大效率的应用... 有啦,有一个实际例子,Sissoft Sandra的记忆体测试就是有特别针对不同记忆体 控制器最佳化...不过这没有实际太大的意义. 另外很少需要这方面的应用(除非你是嵌入式系统,PS3/360,或者已经最佳化 到极限)的原因也是很简单,如果一个程式依赖压榨记忆体系统最大的速度,表示 在这个程式上cache几乎不产生效果.那麽不是有很特殊的原因...就是需要如preload 等技巧辅助. cpu上的cache为主,因为效率差太多了,假设说我的程式原本一秒要做一百万次记忆体 存取,而其中70%是cache hit,使用3 cycle,而剩下30%是cache miss,使用20个cycle, 光改写软体假设提升cache hit达到90%,那麽就会加速很多,而这个过程就是对cache的最 佳化..... 举例而言.... 1.对cache block size的最佳化 cache一次会读入一个block大小.这个大小可能在8~64byte之间,而同一个block中的 其他资料就不用再重新读入一次, 假设cache block是32 byte,程式有一个自订的结构S,有{w,x,y,z,t} 5个int元素, 共有100000组资料使用结构S的阵列储存,而且程式一开始就要读入阵列中每个W值... 那麽,由於每读取两个W平均超过一个会cache miss,平均cache hit的比例会接近 (32-20)/32=12/32=3/8=37.5%, 但如果把W值另外储存成一个连续的阵列.那麽平均cache hit的比例就是(32-4)/32= 28/32=87.5%.大约比前者快了两倍多.... 2.对cache size的最佳化 常用在超大矩阵的运算尤其乘法.由於矩阵乘法要循序读入矩阵的每个ROW,拿去乘完 另外一个矩阵的column.再来同样全部读入一次并乘上下一个column...依此类推. 假设矩阵比cpu cache的尺寸大,那麽当ROW X被第二次读入的时候,cache内早就 被他後面的ROW塞满,原有的ROW X被舍弃掉....因此又会cache miss而重新读取一次. 这样几乎100%都是cache miss. 那麽只能把这个大型矩阵的乘法拆成小型的,让每个子乘法程序所要读取的资料 都小於cache size,那麽cache hit的比率就会很高 而不是几乎等於0. 3.preload 假定知道程式的某个读取记忆体动作一定会cache miss,而cache miss後 从记忆体内读出的cycle时间又差不多已知,那麽就可以在这行的前面N个cycle 的地方先插入preload指令,而执行到原本要读取的那一行的时候就刚好读进cache. 可以以cache hit的效率读取到. preload也可能别称latency hidden,同样技巧其实现实生活中也会出现一样的例子. 假定我坐捷运从车头上车,但是我确定等等下车要在台北车站的车尾部分的电扶梯 离开,所以我就在车子行驶中先由车头走到车尾,省掉下车後才走的时间....这就是 标准的latency hidden的行为(走的距离并无缩短,但是时间减少了....) memory controller有变化,以往在北桥晶片组的时候会比较明显. 不同家晶片组,同一家晶片组的高低阶(如Intel i875有PAT,i865没有...) 就会差很多. 但一来这东西太少资料,二来很少软体可以看出差异.所以就被隐藏了. 因原文在c and cpp版面发表所以想法会比较偏向软体面的介绍... ※ 编辑: jk21234 来自: 114.37.182.84 (03/20 16:35)