※ 本文是否可提供台大同学转作其他非营利用途？（须保留原作者 ID） （是／否／其他条件）：是 哪一学年度修课： 112-2 ψ 授课教师 (若为多人合授请写开课教师，以方便收录) 阙志达 λ 开课系所与授课对象 (是否为必修或通识课 / 内容是否与某些背景相关) 电机系选修 δ 课程大概内容 L1 Verilog L2 Testbench L3 Synthesis L4 APR L5 Post Layout 上完课後面的时间都是进行专题研究，目标是写出一个能用的晶片，并且下线。 Ω 私心推荐指数(以五分计) ★★★★★ η 上课用书(影印讲义或是指定教科书) None μ 上课方式(投影片、团体讨论、老师教学风格) 前5周：每周一个单元，由助教讲解 後10周：分组报告，每组报告进度。 σ 评分方式(给分甜吗？是紮实分？) 作业 30% 出席率 10% 期末报告 55% 测试报告 5% 因为在成绩缴交截止之前晶片还不会制造完成，所以实际上测试报告只是应付应 付，内容和期末报告差不多，不用实际测试晶片。 作业是使用工作站跑一遍 EDA Tool，并且做成报告缴交，正常写都会拿满分。 没有公布期末报告的评分，但笔者透过每周的分组报告，自认为程度大概在平均 左右，最後学期成绩拿A+。 ρ 考题型式、作业方式 作业方式如上，前两次作业要写 Verilog。作业的内容上课的时候助教都会讲， 按照讲义的内容照打指令就可以了。有时候会要求改一些参数观察结果写在报告 里。正常情况下一个小时可以写完，L4 APR步骤比较复杂需要久一点。 除此之外，因为工作站连线品质极不稳定，建议作业一出当天就可以马上写。 ω 其它(是否注重出席率？如果为外系选修，需先有什麽基础较好吗？老师个性？ 加签习惯？严禁迟到等…) 1. 选课方式是上学期先修积体电路设计，在期末时教授会在课堂上提到如果想要 修实验课可以寄信和他联系。要先找好3人一组然後寄信和教授报名。理论上 是不能加签，但是教授允许现场找组收留，变成4个人一组。 2. 听说因为下线经费来源的问题，每组好像至少要有一个中华民国国民。 3. 作业需要的 Verilog 程度不高，新手也写得出来。 但是如果考虑到需要做出一个堪用的成品，建议 Verilog 至少需要有修完计 结的程度。 4. 专题的主题自订。这学期有人做深度学习加速器、加解密、锁相回路等等。不 用把专题想太难，也不用担心有强者内卷，因为真正下线的晶片是有面积限制 的，没有办法做出内容太复杂的电路，大概5000个flip-flops而已。 Ψ 总结 这门课是很偏向实做的课，学习不到太多新知识，但是透过专题，可以累积数位 IC的实做经验，并且真正体验到数位IC的设计流程。 --

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