作者Deatheye (头发好乱)
看板NTUGIEE_EDA
标题[问题] 想问问实验室的大家
时间Thu Sep 30 12:40:34 2010
有没有听过 Bluespec这个EDA tools(或说是公司)
这是我们这次去美国参访时接触到的 在国内好像不是很有知名度
它主要做的内容是:
让使用者用类似C++的高阶语法描述硬体 然後它可以帮使用者转成Verilog Code
并且确保Verilog Code是可以Synthesis的
原本可能要100多行的Code 用Bluespec的语言写可能只要10几行
据说只要两个星期的学习 就可以上手
使Design的面积减少 效能提升约30% 然後Design时程少50%
在美国MIT的学生用这个软体去做他们的project 在6周内做出行人侦测的硬体
http://csg.csail.mit.edu/6.375/6_375_2010_www/projects/group8.pdf
虽然我们不是设计晶片的实验室 但想说 这麽厉害的软体
应该介绍给大家知道一下~
下面是这个软体的使用手册
http://sites.google.com/a/bluespec.com/learning-bluespec/Home/New-and-Prospective-Users
之前答应他们的VP Marketing 要在台大推广一下
假如有同学很有实验精神的话 可以试用看看~
相信结果一定会好到大大的超出预期
这两天我会再去拜访他实验室的同学
问问他们实验室有没有兴趣使用这个软体~
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◆ From: 61.217.108.230
※ sanctitysky:转录至看板 NCTU_CS_EDA 09/30 14:05
1F：推 reiyo:没听说过 不过听起来很神 感谢大大无私的分享~ 09/30 19:33
3F：推 yellowfishie:是不是c的 system verilog? 就是 RTL 再上去一层的 09/30 23:27
4F：→ kenylin:谢谢分享~~ 10/01 01:16
5F：→ Deatheye:fish:可以算是吧 但是它是设计成 可以Synthesis的语法 10/02 00:01
6F：→ Deatheye:其他High level的System verilog 大都不保证可以合成吧 10/02 00:01
7F：推 yellowfishie:嗯嗯 RTL 的上一层是 ESL, 典型的就是 System C 10/02 09:44
8F：→ Deatheye:是ESL没错~ 但System C不保证写出来可以合成的样子? 10/04 20:02
9F：推 gwliao:限制System C可用的语法一样可以"保证可合成"。 10/11 21:11
10F：推 gwliao:System verilog可以co-sim, system c目前的状态是还好。 10/11 21:13
11F：→ gwliao:不能co-sim的话，很难并入大design. 10/11 21:14
12F：→ gwliao:大公司有System level的designer, RTL也有专门的人再写。 10/11 21:14
13F：→ gwliao:能不能合成不太重要，能不能传递上层design的spec是重点。 10/11 21:15
14F：→ gwliao:小公司....买个verilog compiler就可以，不需再花钱. 10/11 21:16
15F：推 gwliao:面积减少/效能提升? 是第3方做的实验吗？还是自己搞出来? 10/11 21:19