ASIC设计技术变迁：从标准单元到标准金属层 作者：Zvi Or-Bach 创始人兼执行长 eASIC公司 2005/08/18 全定制设计一直是首选的解决方案，直到它变得对大多数设计而言开发时间太长以及太昂 贵。於是人们选择成本低、但性能有所牺牲的‘标准单元’解决方法。但现在，随着金属 互连在深次微米(DSM)设计中占主导地位，标准单元的设计与制造成本已有很大成长。 标准单元占统治地位的时代已经结束，它不再拥有制程尺寸缩小所带来的成本与性能优势 。DSM设计与制造问题促使人们采用新的设计技术来取代标准单元。 大约20年前，标准单元取代全定制设计成为首选逻辑设计方法。由於全定制设计成本超过 1,000万美元，人们宁愿选择牺牲二分之一以上的性能和密度，以减少10倍设计成本。从 那以後，标准单元的设计成本逐渐增加，现已超过1,000万美元。尽管需要牺牲一些元件 性能及密度，但现在已到了再一次采用可显着减少设计成本的新方法的时候。竞争该角色 的这类新兴解决方案称为‘结构化ASIC’。在这类方法中，其中有一种方法是‘过孔可定 制阵列(Via Customizable Array)’，由於所有过孔都可定制，同时所有金属层都是标准 的，所以该方法又称为‘标准金属层(Standard Meta)’。 互连延迟占据主导 制程尺寸的持续缩小，除了能改善设计性能外，还可提供很高的经济价值。不幸的是，缩 小电晶体尺寸尽管可减少转换时间，但同时也会减少逻辑延迟。此外，缩小制程尺寸还会 增大走线的电阻和耦合电容，因而增加总的互连延迟。 电晶体延迟多年来一直在路径延迟中占主导地位，但制程尺寸的持续缩小已使互连延迟开 始成为主导。人们透过投入钜额资金将铝制程转移到铜制程，并不断努力向低介电绝缘层 (也称为‘低K’制程)转移，来阻止互连延迟迈向主导地位。 即使这样，互连延迟目前仍支配着高级逻辑设计。事实上，乔治亚技术学院微电子研究中 心主任James Meindl在2004年实体设计国际研讨会(ISPD)上的主题演讲中指出，“互连问 题正威胁着下一代半导体晶片的时序、功率及成本。”Meindl说，以100nm制程为例，互 连开关功率为MOSFET开关功率的5倍，而在35nm制程上，互连开关功率则为MOSFET开关功 率的30倍甚至更高。当安捷伦科技公司ASIC产品部首次从130nm转向90nm晶片设计时，他 们着实大吃了一惊。“讯号完整性差了整整一个数量级。”安捷伦科技微处理器设计方法 经理Jay McDougal表示。 这意味着透过将尺寸缩小到下一个制程尺寸不再使性能成倍成长。事实上，IBM微电子公 司技术长Bernard S. Meyerson在2004年半导体影响会议(Semico Impact Conference)上 表示，“这里有一个观念转变，而且非常重要…缩小制程尺寸所能获得的回报在减少，这 意味着创新实际上已经开始了。” 这个必需的创新正将基本逻辑建构块从精细粒度变成粗粒度。曾促使粗粒查找表(LUT)在 FPGA设计中获胜的驱动力，现在将推动粗粒度在ASIC设计中的广泛应用。就像随着标准单 元取代全定制，人们从减少电晶体尺寸转到减少逻辑闸尺寸一样，现在正是转向更粗粒度 的建构块以获得最佳性价比解决方案的时候。正常的选择应该是LUT，LUT已被证明是FPGA 设计中成功的逻辑单元。利用粗粒度单元建构逻辑功能比用由走线连接的多个精细粒度闸 来建构要有效得多，因为走线通常都与高延迟有关。因此，位元串流定义逻辑将成为首选 的逻辑架构，这是从标准单元转向标准金属层的第一步。 更粗粒度的LUT逻辑还允许对较低的金属层进行标准化，这些金属层用来构造底层逻辑架 构。例如，eASIC公司采用第1层标准金属至第3层标准金属作为其逻辑架构。然而，粗粒 度逻辑架构的真正优势是在走线层。这些布线层通常在逻辑架构的上面，用来连接各个逻 辑单元。根据重覆性的粗粒度逻辑单元建构的逻辑架构，可像FPGA那样有效地利用分段的 走线。例如，eASIC公司就用手工设计了一个在逻辑架构中重覆使用的粗粒度逻辑单元， 它相当於12至30个逻辑闸，最小的NAND闸采用200μ[email protected]μm制程而不是5μ[email protected]μm 制程。 在逻辑单元阵列(如eASIC公司所设计)中，每个单元的边长为14μm，这意味着两个邻近单 元之间的最小距离为14μm。因此，可用长14μm、具有跳线和过孔的固定线段来建构互连 架构。 eASIC公司的标准金属层架构采用四个金属层来走线：第7金属层用来走短的水准线段，第 6金属层用来走短的垂直线段，第5金属层用来走长的垂直线段，第4金属层则用来走长的 水准线段。所有层上的所有线段都透过第6金属层与第7金属层之间的过孔相连，较低层的 长线段透过连接到第6及第7金属层上的跳线来实现这种连接。 这种可透过单个过孔层进行定制的连通性架构，可对LUT可程式逻辑架构进行补充，以共 同完成标准金属层结构。 特徵尺寸决定良率 同时出现但不相关的一件事情使矽制造产生另一个变化。90年代中期之前，微影波长都小 於由其刻画出的特徵尺寸，但从90年代中期起，特徵尺寸开始缩小到小於制造中所采用的 微影波长，这种情况在制程尺寸为0.35μm到0.18μm之间时产生，而且所有试图找到一种 微影替代技术的努力都被证明是失败的。於是，人们提出了一些愈加复杂及昂贵的技术来 补偿光波特性。 这些技术包括所谓的解析度增强技术(RET)、光学邻近效应校正(OPC)与相移光罩(PSM)技 术，它们与光阻材料的整合与阈值特性一起，用来使子波长刻出来的图像更加清晰。但即 使采用这些改良技术，图形缺陷仍是250nm以下制程的元件良率的主要原因，而且正如产 业专家所指出那样，随着制程尺寸进一步减少，良率只能变得更差。曾经由点缺陷及晶片 面积决定的良率，现在则由定位(alignment)及可印刷性控制。事实上，特徵尺寸对良率 的影响正迅速将主要EDA公司投入可制造性设计(DFM)或针对良率设计(DFY， Design-for-Yield)解决方案。 用於弥补这种良率损失的自然解决方案是采用经过精细调整的重覆性的图形(例如SRAM中 的图形)。用SRAM位元单元建构大型的重覆性阵列这一事实，使得晶圆代工厂可以透过反 覆试验来克服邻近效应。他们在大型阵列中使用经过精细调整的位元单元，并利用阵列边 界的空单元来保护位元单元不受非重覆性的周围图形的影响。 同样的技术，即在关键的聚乙烯层及金属层中使用重覆的图形，是弥补微影良率损失的推 荐解决方案的基础。这是标准金属层方法的精髓所在。 昂贵的光罩与设计成本 在制程尺寸缩小到0.65μm之前，光罩组成本一直稳定在1.8万美元左右，但当制程尺寸缩 小到0.65μm以下时，情况产生了变化。当采用0.65μm制程时，由於微影困难提高了单个 光罩的平均成本，所以平均光罩组成本开始增加。更为严重的是，互连延迟在路径延迟中 占主导地位导致需要更多的金属层，进而增加了光罩组中的光罩数量。在采用0.65μm制 程之前，大多数设计采用2个金属层。在0.35μm制程上则采用3个金属层，在0.18μm制程 上通常采用6个金属层，而在90nm制程上，大多数供应商都提供10个金属层。预计90nm制 程的平均光罩组成本现已超过150万美元，而且很多分析师都预计十年後的光罩组成本将 接近1,000万美元。 同样有分析师预测，随着制程尺寸转向90nm，设计成本将超过1,500万美元，其中70%以上 的成本将用於验证。其他分析师的预测结果甚至为这个数字的3倍。相反，FPGA设计成本 则控制得很好，这显示逐渐上升的光罩成本以及日益严重的深次微米实体问题，正使ASIC 设计成本失去控制。这让人们再一次看到用标准金属层等创新技术取代现有的标准单元技 术的迫切需求。 国际企业策略公司(International Business Strategies, Inc.)断定，逐渐上升的设计 成本要求90nm晶片的生命周期收入要比现有的180nm晶片高8倍。换句话说，对於1,000万 美元的前期设计成本来说，人们需投入5,000万美元作为将来的生产成本，这意味着需要 有超过5亿美元的总收入才能达到盈亏平衡点。只有极少数ASIC设计能够达到这样的收入 ！因为光罩成本及相关设计成本随制程尺寸的减少而逐渐增加，所以经济方面的考虑也促 使人们用标准金属层取代标准单元。 新制程的采用情况 缩小制程尺寸能减少成本，这是一个众所周知的事实。通常情况下，制程尺寸的缩小符合 摩尔定律，即每新一代晶片的密度将增加1倍，晶片成本减少大约50%。不幸的是，逻辑设 计在新制程采用方面要落後记忆体设计大约两年的时间。分析师估计，到2006年大约有三 分之二的记忆体将采用90nm制程，而只有大约三分之一的逻辑元件采用相同制程。其原因 是，逻辑元件的设计需要一整套库、设计工具以及众多电路图形来支援。事实上，只有大 量设计才倾向较早地转向新制程，而典型的ASIC常常再等上两年时间才开始采用新制程。 标准金属层，特别是SRAM LUT，很像记忆体并将与记忆体一起转向新制程，因而减少50% 的成本，这远远胜过牺牲30%逻辑密度的代价。因此，标准单元被标准金属层取代的时候 到了。 本文小结 标准金属层在各方面的优势将在未来的使用过程中展现出来。从标准单元转向标准金属层 需要一个学习过程。早期过渡主要产生在低阶设计中，它在接受稍高的元件成本同时，采 用标准金属层减少NRE费用。但随着更多的设计采用标准金属层，本文所描述的其它因素 将开始发挥作用，天平将完全向标准金属层设计方法倾斜。 http://www.eettaiwan.com/ART_8800374625_480102_44fc538c200508.HTM --

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