作者keyboardle (朱弟)
看板NTUEE111HW
标题[心得] 有关至电二107使用modelsim
时间Fri Nov 28 17:44:01 2008
近日来由於Verilog lab questions的assign
相信有不少人已至电二107做过作业
猜测也或许有人同我一般
在compile时会发生没有语法错误却无法通过的权限问题
此乃由於modelsim default的compiler, work资料夹之权限
会被第一名使用者拥有以至其他使用者无法更改的特性而致
大致上应至少有两种解决方法
一是请第一名使用者更改work资料夹对其他user的使用权限
(查看work资料夹内容中的安全性中进阶选项里的现在权限拥有者应可知)
或以此帐密登入然後让要使用的人使用
二则是使用者本身要新建资料夹(路径中似乎不可有中文)
把自己的verilog档和project都丢在里面并compile
因为以自己帐号新建的资料夹内之权限皆会归己所有
所以在这个情形下compile就不会有权限不足的情形了
虽然应该不是大家都碰上这个问题
还是po出来供大家参考参考
有错请指正.谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.112.250.137
1F：推 bypeng:建议把自己的 project 和 verilog 档案放在 "我的文件" 里 11/28 19:13
2F：→ bypeng:目前我看到放 "我的文件" 的还没看到问题 11/28 19:14
3F：推 punk86862001:靠是JUDY耶!!!!!!!!!天呀~~~~太帅了吧!!!!!YAYA!~~!! 11/28 22:30
4F：推 champavalon: 大神JUDY降临 大推JUDY!! 11/28 22:45