如题~~ 目前碰到个问题 需要做个可以调整skew的clock delay电路 输入的clock可能是几百KHz到 100MHz 希望输出的clock可以依照user控制 往前/往後做shift 且希望每个shift的stepping是大约1ns 老板希望用CPLD来作 目前想到的方法有 1. 除了input的clock外 再外灌一个1GHz的clock 去组合出需要的各种delay波形 但是1GHz的clock source 电路设计上可能会比较容易有问题 板子上的讯号也容易干扰 2. 利用CPLD理面的BUF 去做delay 利用串接的数量来决定delay的长短 这个方法可能比较直接 但是得到的delay可能不是很稳定 且会随着chip而变动 3. 选用高级一点的FPGA 用理面的PLL或是DCM之类的电路 去倍频到ns等级 再用这个clock去跟原本的clock组合出delay的波形 这个方法应该跟市面上贩售的"programmable clock skew buffer"作法一样 缺点是需要用到有IP CORE的FPGA 且delay的大小跟input frequency有关 没有办法作到任意input都有相同的delay 想请教各位大大 有没有做过类似的东西 可否给小弟一些意见 要怎麽样作会比较好呢? 谢谢 ^^ --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 114.45.56.253