作者sedgewick (三分熟的闹钟)
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标题Re: [提问]AESA和APAR的差别,赏金500P
时间Tue Nov 12 09:51:29 2024
※ 引述《sedgewick (三分熟的闹钟)》之铭言:
上班前快速来回一下.
: 推 Bogy802 : analog domain filter,轻轻带过了
其实也不是我要略过, 因为我也不会.
但这就我们日常的开发流程...
block diagram 就报给 SA 这样画上去, 後面不是我烦恼的. XD
然後其实 EE unit 也不会自己无中生有.
他一样是拿现有的东西来凑凑看, 确实也有凑不出来的时候.
那也没什麽, 去找 PM 降规格嘛......这没难度.
我要加一颗 DSP(这算比较复杂的了)也就是这样加而已.
但那颗 DSP 我是不会做的, 而我们的 EE 也不会做.
: 嘘 cwchang2100 : 其实你根本不懂军用雷达,只要随便拿几个军用雷达
其实我倒比较好奇 cw 兄手上在做的是什麽东西??
我那个 TI radar turnkey 不用你嫌, 我自己也觉得弱.
难度可能跟国中科展差不多.
但可能也是我们公司有 hardware/kernel/driver team.
我只要顾雷达的本质就好.
发射, 回波跟讯号处理, 总之看不到的那些归我.
然後这个 TI turnkey 都叫 turnkey 了, 也没什麽好顾的.
所以 cw 兄要分享一下吗?
: → cwchang2100 : 另外,如果你觉得FPGA不够快,你可能无法跨入现代雷达
: → cwchang2100 : 的领域,只能去玩玩单晶片的车用雷达.
这样反过来说好了...
数位讯号处理跟演算法的领域用 FPGA 多半是不得已.
总不会说雷达里面的讯号处理不重要吧!?
: 推 daydream314 : 恩 UHF 雷达确实很难想像 pulse compression 会有
: → daydream314 : 1GHz频宽
但我查到的蛮多资料都讲到这种等级的频宽.
UHF 本身 bandwidth 就接近 3GHz, 塞一个 1GHz 的东西是也塞得下.
但我看到的资料多半是讲 X band 或 S band 倒是没错.
: 推 kdjf : 陆基固定/船基不怕耗电和体积,用低频+直接取样
: → kdjf : 陆基机动/空用玩高频+前处理,不是军用/民用就一点
: → kdjf : 要用什麽架构
: 推 kdjf : 然後RF用"FPGA"也不是S大想的ADC後面就狭义的FPGA
: → kdjf : 而是各种包含高速DMA-平行FFT电路类DSP前端,实现SD
: → kdjf : R的FPGA,实现控制的processing unit全部包好在一起
: → kdjf : 的东西
其实是说不会这样叫 FPGA, 很容易误会...
kd 兄说的这个架构通常都称作 hybrid 或者 heterogeneous.
它主要的运算都还是集中在 DSP 这类的高速运算单元上.
为什麽不会这样叫, 只是因为 FPGA 凑出来的系统可以非常大.
我前公司就有 DSP IP 的厂商送来的 evaluation kit.
整个 DSP 全部做在一块巨大的 FPGA 上, 办公桌只能摆一块.
因为他们要 debug next generation IP, 要知道客户意见.
跑起来慢到令人发指, 速度不知道有没有正式版的 5%... XD
我上文说的 FPGA = 1/3 DSP 已经是高速 FPGA 了.
另外奇葩的也有整颗 arm 在 FPGA 上评估, 光开机就要一个小时.
正式版的硬体开机大概三到五秒, 你看差几倍.
所以说「某某东西用 FPGA 做」.
那听起来是整个都用 FPGA 爬出来的, 因为那真的做得到.
但回过头来说, 我们用 FPGA 在实务上都是充当 MCU.
这种元件都在管 I/O 跟 flow control, 速度不用特别快.
但天天要改, MCU 型号一多那库存也超无言的.
所以乾脆放个够用的 FPGA, 但它基本上都是属於慢速的 circuit.
我看到的用 FPGA 做运算反而多半是学术领域, 这论文很多.
但 cw 兄说他这个 FPGA 是用来解讯号的? 这就真的不太常见.
要十点了, 先卡在这里.
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1F:推 ejsizmmy : fpga就开发方便,改起来不用重新流片 11/12 09:55
2F:推 user1120 : DSP+ASIC+FPGA, 这要算是整个系统了,FPGA只是里面 11/12 10:09
3F:→ user1120 : 脚色之一 11/12 10:09
4F:→ user1120 : 从速度快、弹性低 到 速度慢、弹性高, 11/12 10:10
5F:→ user1120 : 就 ASIC --> DSP --> FPGA 11/12 10:11
6F:→ user1120 : 理论上绝大多数的雷达信号处理,都开ASIC 去做, 11/12 10:12
7F:→ user1120 : 也不是不行,就成本高、弹性低,但至少性能是可以 11/12 10:12
8F:→ user1120 : 保证的,只是弹性是真的太低就是了 11/12 10:12
9F:→ squelch : 就分段取样处理再合并处理就好了,没有那麽困难。 11/12 10:54
10F:→ squelch : 差别在处理结果的时间延迟会比较大,这本来就是会 11/12 10:54
11F:→ squelch : 发生的的事。另外设备体积也比较大,吃电这样。FPG 11/12 10:54
12F:→ squelch : A主要用途是预先设计电路,评估可行後再做成ASIC。 11/12 10:54
13F:→ squelch : FPGA可以模拟纯硬体下电路延迟,但是韧体程式的时 11/12 10:54
14F:→ squelch : 间延迟这要设计人员自己算这样而已。 11/12 10:54
15F:推 wahaha99 : "理论上" ASIC可以做到 1 clock FFT 吧, 11/12 11:42
16F:→ wahaha99 : 从Load到计算到输出,用多pipeline就好 11/12 11:43
17F:→ wahaha99 : 那ASIC能做, FPGA就能做才对, 只是最高频率比较慢 11/12 11:43
18F:→ wahaha99 : 所以说FPGA比DSP慢我很讶异,那个可以做专用指令啊 11/12 11:44
19F:→ wahaha99 : 连你要的资料长度都是指定好的 11/12 11:44
20F:→ wahaha99 : (不然那些50G/s的示波器怎麽做的) 11/12 12:00
21F:推 kdjf : fpga正常来说cell小很多,tree又大又长,用来做FFT 11/12 12:15
22F:→ kdjf : 这种很浅的计算会比DSP慢很多... 有ASIC效能的 FFT 11/12 12:15
23F:→ kdjf : 模组干嘛不用 11/12 12:15
24F:→ kdjf : 50Gs的Scope就是用hybrid, 类ASIC的serdes模组把资 11/12 12:21
25F:→ kdjf : 料放到很大的平行memory bus,FPGA负责的是trigger( 11/12 12:21
26F:→ kdjf : 什麽时候开始搬资料去RAM,offset位置)之类的逻辑, 11/12 12:21
27F:→ kdjf : 操作还有後面的超大平行bus 11/12 12:21
28F:推 kdjf : FPGA的宣称速度通常是指clocked doman可以跑多快, 11/12 12:23
29F:→ kdjf : 并不是前面的组合逻辑怎麽接都保证能跟上 11/12 12:23
30F:嘘 cwchang2100 : 令人惊讶的是居然对UHF雷达的频宽3GHz的这种逆天言 11/12 14:05
31F:→ cwchang2100 : 言论可以无视?! 难道170cm身高的人可以长出3公尺的 11/12 14:06
32F:→ cwchang2100 : LP吗?? 这会不会太过分了一点?? 这种也能过? 11/12 14:07
33F:→ cwchang2100 : 对於FPGA的速度,基本也是误解,因为IC设计公司是拿来 11/12 14:09
34F:→ cwchang2100 : 模拟IC的,硬体的利用上,因为是模拟,所以本来就没有 11/12 14:10
35F:→ cwchang2100 : 效率,一般需要高速的场合,并不是这样用FPGA的. 11/12 14:11
36F:→ cwchang2100 : 就像FFT,FPGA完全可以比DSP快,因为可以不必存DRAM, 11/12 14:11
37F:→ cwchang2100 : 直接硬体做出几阶的FFT计算器,中间不需要缓存. 11/12 14:12
38F:→ cwchang2100 : 这是DSP根本做不到的地方.一般来说FPGA都是会比DSP 11/12 14:13
39F:→ cwchang2100 : 更快.早期的挖矿机都是FPGA用做的.只要演算法够好 11/12 14:15
40F:→ cwchang2100 : FPGA是可以很快的.GPU的优势是量大,复杂计算单元够 11/12 14:17
41F:→ cwchang2100 : 多够大,这就是等价的FPGA做不到的事,输在CP值. 11/12 14:19
42F:推 snalvc : 如果你真的有去翻前面提到的那本书,你会看到他引用 11/12 20:02
43F:→ snalvc : 的关於RF直接取样ADC的解析度/采样率的预测其实有被 11/12 20:02
44F:→ snalvc : 超越。在这个时间点来说,搬出Versal这种大家伙超级 11/12 20:02
45F:→ snalvc : 认真优化,12bit RFADDA的LFM雷达处理应该勉强可以 11/12 20:03
46F:→ snalvc : ㄍㄧㄥ到IBW=1GHz,但PRF一定高不起来。更大条的问 11/12 20:03
47F:→ snalvc : 题是你不管用stretching processing还是全数位,类 11/12 20:03
48F:→ snalvc : 比前端要在整个1GHz频宽上保持平坦的响应是很困难的 11/12 20:03
49F:→ snalvc : 事情,所以觉得IBW>1GHz有点夸张。虽然是PESA但AN/S 11/12 20:03
50F:→ snalvc : PY-1 IBW也才40MHz。FPGA要利用它可以高度平行化的 11/12 20:03
51F:→ snalvc : 方式去设计,跟ASIC优化的方向很不一样,不能拿那些 11/12 20:03
52F:→ snalvc : 只是拿FPGA来做ASIC设计emulation的跑的很慢,来论 11/12 20:03
53F:→ snalvc : 证专为FPGA架构优化的设计也会跑得一样慢。良好设计 11/12 20:03
54F:→ snalvc : 的FPGA based 脉冲都卜勒雷达绝对可以做到IBW>100MH 11/12 20:03
55F:→ snalvc : z。GPU也是可以高度平行化而且单位算力便宜,但它和 11/12 20:03
56F:→ snalvc : ADC/DAC交换资料的介面会是瓶颈,GPU不像X和A的FPGA 11/12 20:03
57F:→ snalvc : 都有直接把RFADDA做成一颗的产品。 11/12 20:03
58F:推 ejsizmmy : 路过说个事情,不要太相信GPU的运算,因为「精度」 11/12 20:17
59F:→ ejsizmmy : 有差 11/12 20:17
60F:推 kdjf : GPU从double到FP8都支援啊,客户自己选要用什麽精度 11/12 20:53
61F:→ cwchang2100 : 有个真很猛的狠货! TI的 ADC12DJ5200-SEP! 11/12 21:14
63F:→ cwchang2100 : 太空规的超高速ADC,10.4-GSPS,每百颗近三千万美金. 11/12 21:16
64F:→ cwchang2100 : 这种就可以直接做数位的Stretching Processing了. 11/12 21:18
65F:→ cwchang2100 : 剩下的问题在於你的口袋有多深,银子够不够多. 11/12 21:18
66F:→ cwchang2100 : 抱歉,看错了,每百颗30万美金,把小数点三位看错了. 11/12 21:20
67F:→ cwchang2100 : 再度抱歉,是每百颗三万美金,贵了点,不过应该还是有 11/12 21:22
68F:→ cwchang2100 : 人买得起. 11/12 21:22
69F:推 daydream314 : cw网友提的这ADC 说不定不是钱的问题,是人家愿不 11/13 09:00
70F:→ daydream314 : 愿意卖的问题 有些美国就是不卖 11/13 09:01
71F:→ daydream314 : 我不熟GPU 不过很多FPGA确实已经搭配低延迟 AD/DA 11/13 09:01
72F:→ daydream314 : 雷达电战都方便 11/13 09:01
73F:推 kdjf : 这颗的SNR/ENOB就很低=容易被杂讯电战干扰... 11/13 13:29
74F:→ kdjf : 全系统效能要经过完整架构评估,堆料不一定有好结果 11/13 13:29
75F:推 kdjf : 当然额外的前级也会降SNR,所以没有说最後整体效能 11/13 13:32
76F:→ kdjf : 一定会哪个好,一切都是需要工程评估 11/13 13:32
77F:→ cwchang2100 : 有一好没两好,特别是这种超高频的都是这样. 11/13 14:46
78F:→ cwchang2100 : 设计者本来就要做取舍,还有和其他元件的匹配性. 11/13 14:47
79F:→ cwchang2100 : 主要还是一个莫名其妙的1GHz频宽,平时根本碰不到. 11/13 14:48