作者joywilliamjo (joywilliamjoy)
看板Grad-ProbAsk
标题Re: [理工] 104台科资工 计组
时间Thu Dec 2 21:44:16 2021
※ 引述《asd597326 (朱屎)》之铭言：
: https://i.imgur.com/OP2ivMG.jpg
: 1.想问一下为何D是1呢？
: D应该是mem要forwarding 至其他指令的讯号，但是在第5个clock时应该是and指令正在
执
: 行mem ，不知道是否理解错误？
: 2.想请问一下F讯号在什麽时候会是1呢？
同样一题的B和C
如果说C是因为指令2和指令3有data hazard所以才是10的话，那指令1跟指令3同样有data
hazard,为什麽C不是01
然後B为什麽是0
QQ?
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1F：推 foogty: 指令1跟指令3的hazard会被指令2跟指令3的hazard盖掉吧12/02 21:56
2F：→ foogty: 指令2计算的结果才是应该forwarding给指令3的12/02 21:58
4F：→ foogty: ，蓝字部分应该就是在说明这种情况12/02 22:01
那B的0是怎麽来的呢
该死这段要重点复习了
※ 编辑: joywilliamjo (42.77.72.207 台湾), 12/02/2021 22:04:26
5F：推 foogty: B的话我不太确定，印象中好像是选指令的rd的来源，lw是I 12/02 22:09
6F：→ foogty: type应该是选rt的那个，有错的话再麻烦其他大大指正12/02 22:09
7F：→ ddesc: 那个MUX的进线rt rd 用来出rd的 才可以在後面几个回合比对12/02 22:10
8F：→ ddesc: 做forwarding， 会是0是因为在Ex stage 的指令是lw 他要出r12/02 22:10
9F：→ ddesc: t ,因为i type指令是 op rs rt 目的是放在rt 应该这样ㄅ12/02 22:10
我查书rt是放在进B的两条的上面，所以预设是(上，下)=(0,1)吗？那後面A的mux，在wb
stage的指令是add,没经过data memory，应该要走下面那条，不就变A应该是1了，QQ
※ 编辑: joywilliamjo (42.77.72.207 台湾), 12/02/2021 22:15:10
10F：→ ddesc: 整个MUX只有 A那个预设是上1下012/02 22:23
11F：→ ddesc: 其他都是上0下1我是听补习班老师教的 我没看白算盘 有错请12/02 22:26
12F：→ ddesc: 其他大大纠正12/02 22:26
13F：→ ddesc: 如果他有标示01就需要照图判断了12/02 22:26
我依稀记得张凡有说过最後一个是特例会改，但忘记在哪了
如果全部预设都是上0下1，只有A的预设是反的，那一切都合理了，谢谢
※ 编辑: joywilliamjo (42.77.72.207 台湾), 12/02/2021 22:30:48