作者HeyHuHu (Aliens)
看板Grad-ProbAsk
标题[理工] 计组 branch 的control signal
时间Sat Oct 17 18:19:19 2020
https://i.imgur.com/UZoUaeR.jpg
想请问一下关於pipeline的电路
考虑beq这个指令
为什麽在ex stage的alu所计算的zero就可以知道两值是否相等了，那为什麽要把讯号传
给mem stage而不是提早设定control signal呢?
这样在不考虑在ID stage的使用xor比较的情况下要插入的nop会比较少吧
有请各位大神指教
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 140.124.249.30 (台湾)
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※ 编辑: HeyHuHu (140.124.249.30 台湾), 10/17/2020 18:23:27
※ 编辑: HeyHuHu (49.215.153.27 台湾), 10/17/2020 18:42:52
1F：推 MAILUNSI: Ctrl unit要解码时间 ,Alu 会将beq两个Reg相减产生zero 10/21 00:46
2F：→ MAILUNSI: 讯号，在ID 判断 beq是否跳，应该是最终改良版 pipeline 10/21 00:46
3F：→ MAILUNSI: ，等待其他大神回覆吧 10/21 00:46
4F：推 timtdsas: 这个是改良前的电路图 楼上那个是改良後的结果 10/22 23:20
5F：→ timtdsas: 可以参考wjungle大大的笔记 p126 10/22 23:21
6F：→ HeyHuHu: 我想讨论的是在改良前的选择，改良後的没什麽问题 10/23 00:24
7F：→ HeyHuHu: 如果不使用xor改良的话最好的结果也是放在exe不是mem吧 10/23 00:26