作者x411066 (热开水)
看板Grad-ProbAsk
标题[理工] Forwarding问题
时间Fri Nov 29 17:48:18 2019
您好，问题如下:
Instruction sequence
1. add $1, $5, $3
2. sw $1, 0($2)
3. lw $1, 4($2)
4. add $5, $5, $1
5. sw $1, 0($2)
所以上列的程式码有Data hazard指令间为(1, 2)、(3, 4)、(3, 5)。
其中(3, 4)指令之间为load-use hazard。
(lw指令的"下一个指令"需要"lw指令写入的暂存器value")
假设Machine是
5-stage pipeline with forwarding unit 和 hazard detection unit
根据课本上面的Forwarding中EX HAZARD侦测码如下:
if(EX/MEM.RegWrite
and (EX/MEM.RegRd != 0)
and (EX/MEM.RegRd = ID/EX.RegRs)) Forward_A = 10;
if(EX/MEM.RegWrite
and (EX/MEM.RegRd != 0)
and (EX/MEM.RegRd = ID/EX.RegRt)) Forward_B = 10;
根据课本上面的Forwarding中MEM HAZARD侦测码如下:
if(MEM/WB.RegWrite
and (MEM/WB.RegRd != 0)
and not (EX/MEM.RegWrite and (EX/MEM.RegRd != 0)
and (EX/MEM.RegRd = ID/EX.RegRs)) // NOT EX_HAZARD
and (MEM/WB.RegRd = ID/EX.RegRs)) Forward_A = 01;
if(MEM/WB.RegWrite
and (MEM/WB.RegRd != 0)
and not (EX/MEM.RegWrite and (EX/MEM.RegRd != 0)
and (EX/MEM.RegRd = ID/EX.RegRs)) // NOT EX_HAZARD
and (MEM/WB.RegRd = ID/EX.RegRt)) Forward_B = 01;
// Forward_A是ALU输入Rs的选择多工器
// Forward_B是ALU输入Rt的选择多工器
图示:
https://imgur.com/a/cdtXdvS
Instruction sequence
1. add $1, $5, $3
2. sw $1, 0($2) # $1需要add的计算结果
3. lw $1, 4($2)
4. add $5, $5, $1 # $1需要lw的载入结果
5. sw $1, 0($2) # $1需要lw的载入结果
依照上面程式码画出
(第4个clock)
IF || ID || EX || MEM || WB
add || lw || sw || add ||
根据上面的EX HAZARD程式码
第一个指令add会forward计算结果给sw，
所以Forward_A = 00(default) Forward_B = 10。
(第5个clock)
IF || ID || EX || MEM || WB
sw || add || lw || sw || add
根据上面的EX HAZARD程式码
第二个sw指令不会forward计算结果给sw，
没有data dependency而且sw的RegWrite = 0。
根据上面的MEM HAZARD程式码
第一个指令add会forward计算结果给lw，
所以Forwarding_A = 00(default) Forward_B = 01。
问题就来了。
第一个指令add和第三个指令lw没有data hazard，
可是根据程式码Forwarding Unit却作用了。
我在想是我想错了吗? 想问一下大家的想法。
更新一下:
我在stackflow找到这图片。
https://image.ibb.co/dneMhv/obrazek.png
Forwarding unit中Rt的MUX後面再一层ALUSrc Mux。
所以意思是说Forwarding Unit依样照跑，
反正前面的ALUSrc的MUX会选择immediate16(4)的输入，
lw $1, 4($2) 中的immediate16 == 4。
这个说法应该可以解释了吗?@@再问一下意见
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※ 编辑: x411066 (120.126.102.100 台湾), 11/29/2019 17:51:58
※ 编辑: x411066 (120.126.102.100 台湾), 11/29/2019 18:08:51
1F：推 b10007034: instr.1/instr.2 照你说的Forwarding是Rs不是Rt 11/29 18:49
2F：→ b10007034: 更正 add/lw 11/29 18:50
3F：→ b10007034: 想错，以上当我没说 11/29 18:51
4F：→ b10007034: 我认为你说的没错，课本这边算是勘误吧，漏了以前的MUX 11/29 19:08
5F：推 orz860708: 有没有可能是第4cycle时 add指令让Regwrite=1 到第5cyc 11/29 20:32
6F：→ orz860708: le时add指令直接写入 而Regwrite =0是由sw指令设定的 11/29 20:32