作者jojoboy0115 (jojo)
看板Grad-ProbAsk
标题[理工] 计组 Pipeline 的Control signals
时间Fri Dec 28 12:58:16 2018
https://i.imgur.com/awePkbd.jpg
https://i.imgur.com/S9oEao3.jpg
https://i.imgur.com/ylZftln.jpg
想问的是(3)，请问Control signals怎麽判断？
根据第三张图，现在lw在WB，beq在ID，
如果RegDst是X，这样lw怎麽知道要回写到那一个Reg?
奇怪的是，我翻了Pipeline的图，竟然没有那个需要RegDst控制的MUX，所以lw是靠Forwarding的MEM/WB.RegisterRd来判断，请问RegDst真的存在吗？
觉得这部分很模糊，再麻烦各位大大解惑
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2F：→ w199381: 这部分真的很细 你可以对照看看答案就出来了 12/28 13:18
4F：→ w199381: Ex阶段是sw 其对应的RegDst是 x 表示don’t care 12/28 13:20
5F：推 w199381: 我想你可能是误会control unit 在pipeline整体stage上所 12/28 13:22
6F：→ w199381: 对应到的功能是不同的 12/28 13:22
7F：→ jojoboy0115: 感谢大大的解说！ 12/28 14:00