作者sooge (喜欢平井桃)
看板Grad-ProbAsk
标题[理工] 计组 pipeline
时间Tue Dec 11 21:52:16 2018
https://i.imgur.com/3i3okTX.jpg
https://i.imgur.com/g2xmBX3.jpg
这一题我要问c小题
L和D有load use需要delay一个clock，D和B也需要delay一个clock
这样不是就delay两个clock而已吗？
那C的解答说
require one clock delay and two clocks for data hazard,respectively是什麽意思
为什麽答案是+4不是+2？
另外还有这一题
https://i.imgur.com/jBHhIFo.jpg
请问lw和sw为什是RAW的关系？
lw把取出来的内容写到$1去
sw把$6的内容写回记忆体$1+50的地方去
这样对$1来说不是WAW吗？
为什麽变成有Data hazard的RAW了?
拜托各位大大解答了 谢谢
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 120.105.145.187
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Grad-ProbAsk/M.1544536339.A.6E0.html
1F：推 wei12f8158: 因为sw会去读s1的值然後写入mem中的50(s1)这个位置12/11 22:04
对欸 了解了谢谢
※ 编辑: sooge (120.105.145.193), 12/11/2018 22:27:32
2F：推 EXPCDR: L跟D一个，D跟B两个，beq抓到错的位置一个，总共4个 12/12 18:44