作者SIGNAL2017 (信号)
看板Grad-ProbAsk
标题[理工] 计组，(张凡p437)
时间Sun Aug 12 02:59:15 2018
https://i.imgur.com/MRaLusB.jpg
如图，想请问练习题的2.叙述，此题的答案为2.和5.，但因为想问的问题只有2.的叙述，
所以只附一张图。(想看完整的其他选项在张凡上册p437，p438页)
2.叙述中最後一段话:the number of pipe stages per instruction affects
latency，not throughput.
想问为何the number of pipe stages不会影响throughput?
因为我觉得pipeline会让stage变多，进而使得cycle time减少，考虑整体指令的话，
一个指令的latency应该会减少，指令执行时间减少的话，throughput应该会增加才对。
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1F：推 eric21489: 2应该就单纯讲说cycle time影响的爲latency 跟throughp 08/13 22:38
2F：→ eric21489: ut不是直接关系这样 08/13 22:38
3F：推 mnlcttdu: 可能是因为他没有讲管线是否有均匀切割 08/13 22:51
4F：→ mnlcttdu: 管线CPU的clock cycle是最耗时的某级管线处理时间 08/13 22:52
5F：→ mnlcttdu: 如果切的不平均 那切再多clock cycle都不变 08/13 22:55
6F：推 silence0925: （5-1）+1000000 和（10-1）+1000000 有差吗 08/17 11:49
7F：→ mnlcttdu: 不懂楼上的意思 08/19 09:58