没看过这个名字吧！新来的...XD 1.（15％）YES or NO Questions (A)快取记忆体中的强迫性失误(Compulsory Miss)次数没有办法降低 (B)全关联式快取(Fully associativity cache)没有冲突失误(Conflict miss) (C)对於降低失误次数来说，关联度(associativity)比容量重要的多 2.（15％）管线中的跳跃控制(branch in pipelining) (A)说明如何将跳跃惩罚(branch penalty)缩减到一个周期？ (B)请问需要付出哪些成本以达到上一题的结果？ (C)请问以软体的观点来看，有什麽作法可以减轻跳跃惩罚？ 3.（15％）简答题 （a）说明快取记忆体是应用了哪两种区域性原则（locatlity）来改善存取效能 （b）请问再不改变快取记忆体容量的情况下，增加区块大小（block size）的 好处与效应为何？请说明？ （c）请解释为什麽在两个R-Type的指令间资量危障(data hazard)不需要让管线 暂停（stall）？ 4.（20％）快取记忆体设计（Cache Design） (a)假设逢甲资工系发展出3种快取记忆体(Cache1,Cache2,Cache3)，其组态与相 对应的失误率(Miss Rate)如下表所示，在这些处理器中一半的指令包含一次 的资料存取。假设快取失误处罚时间为(6 + 以字组为单位的区块大小)。 在Cache1的处理器中，以此工作量测到的CPI为2.0。请估算处理器配上哪个 快取记忆体在快取失误时花最多的周期？ ┌───┬─────┬────┬─────┬─────┐ │ │ 型态 │区块大小│指令失误率│资料失误率│ ├───┼─────┼────┼─────┼─────┤ │Cache1│直接对应 │1 字组宽│ 4 % │ 6 % │ ├───┼─────┼────┼─────┼─────┤ │Cache2│直接对应 │4 字组宽│ 2 % │ 4 % │ ├───┼─────┼────┼─────┼─────┤ │Cache3│2-路组关联│4 字组宽│ 2 % │ 4 % │ └───┴─────┴────┴─────┴─────┘ (b)假设三种快取记忆体的容量均为4K个区块，其位址为32bits，请计算出三种 快取分别需要多少标签位元(Tag bits)？ 5.（15％）管线设计(pipelining) 有一个系统架构设计者要设计一个新的微处理器的管线，他有一个负载的范例 程式，共10^6个指令，每个指令需要花费100ps才能完成。 (a)利用一个没有管线化的处理器执行这个核心程式需要多久时间？ (b)采用最新技术的微处理器约20级的管线，假设管线是完美的设计，则相较於 没有管线化的处理器可以得到多少的加速？ (c)真实的管线并不完美，因为每级管线中多少都会有额外负担，请问这些负担 会影响指令时间、指令产量，还是两者皆有影响？ 6.（20％）跳跃预测(Branch prediction) 有一个程式包含5个条件跳跃指令，这程式将被执行数千次，以下是每个条件跳 跃指令在程式执行过一次以後的结果(T:跳（taken）N:不跳（non-taken）) Branch 1：T-T-T Branch 2：N-N-N-N Branch 3：T-N-T-N-T-N Branch 4：T-T-T-N-T Branch 5：T-T-N-T-T-N-T 假设每个条件跳跃的行为在每次程式执行时都一样，在动态的设计中，假设每 一个条件跳跃指令都有自己的预测缓冲器(prediction buffer)，并且每个缓冲 器在每次执行前的状态都相同，以下列出各种条件跳跃预测的设计： (a)总是会跳 (b)总是不跳 (c)1位元的预测子，初始值设定会跳 (d)2位元的预 测子，初始值设定有点预测跳（weakly predict taken） 请问以上4种预测设计的准确度分别为何(请精确计算出数字)？ -- 新来的老师 -- 阿忠！ 没说会不会当很多人... 揪竟...他会不会是把大刀呢！？ 欲知详情... 下周揭晓！！！ --

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