传统的记忆体会有传输距离上的问题 打开LPDDR4的原理图 https://i.postimg.cc/mrH1cn41/195531.png 会看到密密麻麻根本不知道在干嘛的脚位 稍微整理一下 大致来说会分两种信号 比如说DQ0_a 那些DQ DMI DQS类的 基本都是数据线 然後像是CA0_a 那些CA CK CS类的 基本都是地址线 https://i.postimg.cc/W48zJcKS/200452.png 然後再细分出来 比如说DQA0~7 + DMIA0 + DQSA0_P + DQSA0_N 这样就是一组数据线 那像是CAB0~5 + CLKB_P + CLKB_N + CSB0 + CKEB0 这样就是一组地址线 从表格来看 大概是四组数据+两组地址 ---- 对於同一组的走线 Layout的时候要做等长处理 信号线尽量控制在<10mil以内 地址线的话就还好 <50mil以内就可以了 再来还有一个规则是同组同层 比如说下图为例 https://i.postimg.cc/4yBjzBGq/201154.png 像这张主机板 看起来密密麻麻 实际上只用了4层的架构 也就是 顶层 内层1 内层2 底层 这样的架构 一般来说我个人的习惯 通常是表层放元件 信号就尽可能往内层2塞 实在塞不下再来塞底层 最後才是塞内层1 但考虑到种种因素 比如说过孔距离导致的额外寄生电感等等 有时候也是能塞就塞(汗 那四组信号线 同一组的要放在同一层 不可以说DQA0放在内层1 DQA3放内层2 地址线就还好了 尽可能达到同组同层就好 真的达不到 就算了 然後再来就是阻抗匹配 一般来说线越宽阻抗越小 至於一条线 多宽会有多少阻抗 就要考虑层压结构 制造商基板原材等等 这个就比较复杂 所以说拿a厂商的规格去b厂商做 阻抗匹配是会出问题的 像是DQSA0P DQSA0N 这种一看到 就要直觉性的想到 这是成对差分线 一般来说LPDDR4 这种差分线大概都在100欧姆左右 其他独立线差不多都在50欧姆左右 ------------------- 但因为记忆体的信号本身是非常高速的 所以信号完整性上 导线的形式(从记忆体颗粒上拉一条铜线连接到控制器这种方式) 某种程度会因为种种物理上的限制(包括要满足那一卡车的规则等等) 产生互相干扰的情况 最後产生瓶颈 所以HBM就诞生了 HBM在制造上 直接在硅片上光刻跟蚀刻开出凹槽 然後把铜用沉积的方式填充进去 因为是直接在硅片上作业 所以不需要像传统记忆体颗粒那样 要先黏到PCB上 然後植球 传统记忆体 https://i.postimg.cc/nztWNM1t/2134.jpg HBM https://i.postimg.cc/RCpRHNnr/29514443756.jpg 这种方法 可以塞入更多的导线 更细的导线 基本是传统记忆体的上百倍 走线密度的提升 就能大幅提升传统走线带来的副作用 传输速度就大幅提升了 另一个层面 容量也会有差 传统记忆体 一个颗粒 能塞的容量很有限 可能就几个G 因为连接的植球引脚在底部 所以很吃平面面积 HBM就不同了 就一直往上堆叠就好 你想堆多高就堆多高 不吃平面面积 透过TSV(一种在硅片上打洞 然後把铜塞进去的技术) 把每一层硅片连接起来 就能像积木一样 一直堆一直堆 堆到工艺受不了为止 大概就是这样 --

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