作者joker714 (大香蕉真的超级无敌大)
看板Electronics
标题CDR 电路设计
时间Sat Mar 2 22:23:10 2024
各路大神好，我是硕一的学生，研究题目为RX 里的 CDR 电路，因为实验室不是做相关领
域所以有些问题找不到人讨论，想上来询问有经验的前辈。
想知道如果在有CDR 的规格（supply voltage range, SJ, data rate, power …）下，
如何从电路或是架构想到创新点，或者是说有一个明确要解决的问题（这部分可以提供规
格帮忙指点），因为这是毕业门槛，但不知道自己的论文可以贡献什麽。
可能有说不清楚的地方，需要提供什麽资讯我会再补充，谢谢大家。
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 223.139.127.17 (台湾)
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1709389392.A.79E.html
※ 编辑: joker714 (223.139.127.17 台湾), 03/02/2024 22:44:36
1F：推 deathcustom: google it yourself, 直接会有一些讲解基本原理的 03/03 03:04
2F：→ deathcustom: 其次，首要目标是更高data rate这很直观对吧 03/03 03:05
3F：→ deathcustom: 再来，你就要从几个层面下去思考 03/03 03:09
4F：推 deathcustom: 整个CDR里面每个构成单元的"非理想特性"对CDR的影响 03/03 03:13
5F：→ deathcustom: 如何改良他们，或是有没有其他的手段来修复 03/03 03:13
6F：→ joker714: 谢谢 D大的建议，目前对 CDR 电路有基本的了解。 03/03 09:33
7F：→ joker714: 我的 data rate 已经固定在 2.5-7 Gbps，我是选择 N=5 03/03 09:33
8F：→ joker714: 的 PLL-based Referenceless 架构（这个N 不是 divider 03/03 09:33
9F：→ joker714: ratio)，所以 VCO 操作在0.5-1.4 GHz。 03/03 09:33
10F：→ joker714: 因为实验室毕业需要有创新性，所以想再跟 D 大请教如何 03/03 09:33
11F：→ joker714: 去思考创新点，或是像 D 大所说的，找到构成对电路的非 03/03 09:33
12F：→ joker714: 理想效应并提出解决问题的方法。 03/03 09:33
13F：→ joker714: 目前有一个方向是我的 vdd 会在 1.6-2.1V 飘动，不过大 03/03 09:33
14F：→ joker714: 部分论文似乎比较少针对这点讨论（或是说飘动范围只会在 03/03 09:33
15F：→ joker714: 1.62-1.98V），再跟您请教，谢谢。 03/03 09:33
16F：→ samm3320: 创新如果实验室没人靠只能靠自己惹 03/03 10:27
17F：→ samm3320: 第一件事就是把能找到的比较像样的CDR paper都看过，你 03/03 10:28
18F：→ samm3320: 才知道哪些被人做过了 03/03 10:28
19F：→ samm3320: 要知道什麽是新什麽是旧你才能创新 03/03 10:29
20F：→ joker714: 嗯嗯，谢谢 S大的回覆，也会一直持续读论文看有什麽可以 03/03 12:08
21F：→ joker714: 解决的问题。 03/03 12:08
22F：→ joker714: 另外想请教S大知道 CDR电路为什麽有些只能操作在特定频 03/03 12:08
23F：→ joker714: 率吗？（感觉要操作在一个范围才是普遍状况吧？） 03/03 12:08