作者gecer (gecer)
看板Electronics
标题[问题] verilog inter-delay问题
时间Sun Feb 12 15:17:42 2023
有个verilog(VCS) inter delay问题
目的是让SPI_SDO_ready_delay延迟SPI_SDO_ready
(assign #delay SPI_SDO_ready_delay=SPI_SDO_ready) 但是延迟#115 与#10
却有不同结果 延迟#10有预期的波型 延迟#115却没有波型 似乎是SPI_SDO_ready_delay没
有signal
Code example
https://upload.cc/i1/2023/02/12/VWRXdK.jpeg
延迟#115
https://upload.cc/i1/2023/02/12/buoM5y.jpeg
延迟#10
https://upload.cc/i1/2023/02/12/mS9M0E.jpeg
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 220.143.195.224 (台湾)
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1676186265.A.BE3.html
※ 编辑: gecer (220.143.195.224 台湾), 02/12/2023 15:23:00
1F：→ wju1230: google inertial delay跟transport delay能查到答案 02/12 18:08