作者Ray05A0 (RR)
看板Electronics
标题[请益] ESD power clamp 观念请教
时间Wed Sep 7 17:56:01 2022
https://i.imgur.com/Bkgrask.jpg
各位前辈大大们好
小弟想请教一下关於ESD的观念
如图所示
就我对ESD power clamp 的了解
GGNMOS: Vt1相对较高，且不均匀导通
GRNMOS: 需要靠NMOS本身的Cgd来耦合Vg，
先将channel 开启後才进入avalanche breakdown
GCNMOS:因GRNMOS 本身Cgd 不够大，
Vg 耦合不够多，就会另外接C，
但Gate 的电压不能拉太高，
与Gate 耐压和SOA有关
RC Inverter: 也是MOS channel 开启後才进入avalanche breakdown，trigger速度较快，
Inverter NMOS可以保护Gate
想请教大大们以上的观念有误吗？
另外想请问
常看到HV的Power 都是用GR或GCNMOS 是为什麽呢？
是因为HV 若做RC inverter 会比较浪费面积吗？
还需到考虑LU rule
还有GCNMOS还有什麽另外的缺点吗？
小弟我总感觉跟RC Inverter 相比好像差不多
谢谢大大们的指教
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1F：→ KYSC: 小弟浅见是GCNMOS是透过电容耦合一个稍微大於Vt 的电压来降 09/09 15:55
2F：→ KYSC: 低Vt1 比起GGNMOS 更能均匀导通 感觉还是属於透过drain 崩 09/09 15:55
3F：→ KYSC: 溃的方式启动 09/09 15:55
4F：→ KYSC: 而RC Inverter 是希望当ESD事件发生期间 大尺寸的NMOS能够 09/09 15:55
5F：→ KYSC: 保持在turn on 的状态 不太是透过崩溃来启动 09/09 15:55
6F：→ KYSC: 更正一下，RC-INV似乎也是以寄生BJT为电流导通的路径 10/17 20:20