作者WetDreamZZZ (梦中梦)
看板Electronics
标题[问题] 将pole输入进闭回路可能中途产生zero吗
时间Mon Mar 7 12:51:06 2022
各位前辈们好
不好意思上次一直画错图囧
不过也谢谢大家帮忙 後来发现上次表达的不是很清楚
这次还请各位先进继续帮忙(合十)
https://imgur.com/dpjYDie
上次问的V-to-I
主要是要做这个回路
右上角的Sense MOS会去Mirror左上角的MOS电流
并利用OP将两个MOS的Source锁成一样
（OP也一样用单级PMOS输入）
现在从左上角的G点打入AC讯号
如果看右下角VOUT
会发现在波德图上出现一个左半平面的zero
https://imgur.com/tt2O3iy
然而他的产生位置
却反而跟电路左下角VI'的电容大小有关
只是单看VI'的波德图 却只有看到pole没有zero
https://imgur.com/f0GV5tb
想请问这个zero是怎麽产生的？
毕竟VI'的电容在该点只有产生pole
但在Vout却产生比pole位置更前面的zero
再次谢谢各位了！！！
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1F：→ samm3320: 你VI点的电压有给吗 03/07 18:58
VI是不给电压 他的电压是由G点偏压与负载大小决定
（改叫VI'好了以免产生误会）
※ 编辑: WetDreamZZZ (106.1.235.210 台湾), 03/07/2022 20:46:51
2F：→ samm3320: 那个点是电流源充C，没给会一路充到vdd 吧 03/07 21:06
3F：→ samm3320: 喔喔看到电阻了 03/07 21:07
4F：→ samm3320: 你np mos 没画错吗 03/07 21:10
没画错喔 内回路就是用OP+Source Follower在锁
(所以SF那颗size其实很大)
※ 编辑: WetDreamZZZ (106.1.235.210 台湾), 03/07/2022 21:25:49
5F：推 deathcustom: 回授路径的极点会转化成转移函数的零点 03/07 23:12
不好意思能再说明清楚一点吗？
毕竟VI'该点没有在内回路的回授路径内...
※ 编辑: WetDreamZZZ (106.1.235.210 台湾), 03/08/2022 08:47:13
6F：→ blacktea5: 我还是觉得你的图有问题 你先看dc点再考虑ac 03/08 16:11
7F：→ blacktea5: 你的方法open loop 但你要看回授断 用I probe 03/08 16:13
8F：→ blacktea5: 或大电容大电感 ac 短路 ac断路 03/08 16:13
9F：→ blacktea5: 都用replica sf 还要锁的用意看不出来 03/08 16:17
10F：→ blacktea5: 你一直纠结於你的极零点 搞不好你连function 都没对 03/08 16:19
11F：→ blacktea5: 不过 我看这个好像有点像在做bandgap 03/08 16:29
谢谢大家的帮忙
拍谢没说清楚这个是要放在loop里面
所以才会从G点打入AC看Vout的波德图 DC点也是没问题的
後来自行将G到Vout的transfer function写出来
会发现确实会有个zero产生(频率在1/RC的位置)
怕复杂可以用理想OP并令Rin=无限大下去推 还是谢谢大家帮忙!!
※ 编辑: WetDreamZZZ (106.1.235.210 台湾), 03/13/2022 23:55:22