作者spurslover (肥宅最後希望)
看板Electronics
标题Re: [问题] 逻辑合成後的电路无延迟
时间Tue Jul 6 03:03:18 2021
谢谢各位的回覆
後来我自己回去检查时才发现在指令端跟tb里面重复宣告了
才导致没有把sdf时间资讯吃进去
後来重新跑过发现逻辑合成後的电路有错QQ
想请教各位如果RTL层级正确合成完後的电路有错该从什麽地方下手
因为我开syn波型档我知道有错
但是要debug也不可能从合成完的code除错因为都是逻辑闸
变成说还是只能看RTL code但是跑tb 他又是对的
有没有大大可以提供一些想法给小弟参考
谢谢
--
※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 1.200.185.32 (台湾)
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1625511800.A.760.html
1F：推 mark850121: 逻辑合成後的电话 感觉好潮07/06 07:17
2F：推 ayn775437403: 合成後电路有错是functionality问题吗？通常是timin07/06 07:48
3F：→ ayn775437403: g或是constraint没下好，timing给松一点现在试试看07/06 07:48
4F：→ ayn775437403: ？07/06 07:48
目前碰到的问题是合成後tb档跑起来有错没办法100%正确
5F：推 ayn775437403: 你在合的时候design compiler有报error或者warning07/06 07:50
在合成的时候没有warning
6F：→ ayn775437403: 吗？timing合成後有violation吗？07/06 07:50
合成之後跑tb一直跳timing violation
7F：推 mmonkeyboyy: 要看是什麽错 是对不起来还是什麽?07/06 09:02
※ 编辑: spurslover (1.200.185.32 台湾), 07/06/2021 10:12:47
8F：→ hsucheng: 那就是你的coding style不对 合出错的电路07/06 10:23
所以可能是我的RTL 层级coding style不对导致合成出来错误的电路吗？
※ 编辑: spurslover (1.200.185.32 台湾), 07/06/2021 10:32:08
9F：推 Max112358: 降频07/06 13:33
10F：推 tkhan: no timing gating 错？07/06 13:51
11F：→ tkhan: sim07/06 13:52
合成频率已经从原本10ns 改成100ns
目前正在用spyglass检查RTLcode
因为现在跑出来有值都是还是有错
※ 编辑: spurslover (1.200.185.32 台湾), 07/06/2021 15:06:32
12F：推 tkhan: 设no specify跑gate sim,不然比lec 07/06 15:11
目前没有引入sdf时间资讯
单纯跑gate sim而已
看来是在合成时产生错误
※ 编辑: spurslover (1.200.185.32 台湾), 07/06/2021 15:52:07
有人知道这行报错的意思吗？
看了很久还是不明白为什麽这行显示错误
（用spyglass看的）
https://i.imgur.com/5Vp70IX.jpg
https://i.imgur.com/1fw8RyW.jpg
※ 编辑: spurslover (1.200.185.32 台湾), 07/06/2021 16:14:24
13F：→ smartcow86: 你timing violation 跳的是setup 还hold?07/06 18:10
14F：→ spurslover: hold time 07/06 18:19
15F：→ spurslover: 但目前碰到的状况应该是合成後有错因为已经把时间资讯 07/06 18:20
16F：→ spurslover: 拿掉了 07/06 18:20
17F：→ g1990822: 你要不要单独把你那个_dff.v档合成看看啊07/06 18:30
18F：→ g1990822: 不然就是把_dff.v里面的code丢上来大家看看07/06 18:31
https://i.imgur.com/wC6vjzC.jpg
看起来是没啥大问题
※ 编辑: spurslover (1.200.185.32 台湾), 07/06/2021 18:42:32
19F：推 z9886607: 你的_dff.v的input数量和dff8的_dff不一致 07/06 19:42
20F：嘘 PolarBearCat: 你把sdf拿掉怎麽可能没错 07/06 21:00
21F：推 arron860306: Instance 的时候port by name 比较不会出错 07/07 01:51
22F：嘘 arron860306: 上一篇问你有没有annotate sdf 你说有 07/07 01:53
23F：→ arron860306: 然後现在又说没有 07/07 01:53
24F：推 mmonkeyboyy: 。。....为什麽总觉得你好像得重新学流程的感觉? 07/07 04:55
25F：→ mmonkeyboyy: 有 violation 是错那样 逻辑错 合成错? 还是对不 07/07 04:57
26F：→ mmonkeyboyy: 起来 你都没回应这些问题啊 .... 然後一下说有一下 07/07 04:57
27F：→ mmonkeyboyy: 说没有BA SDF 07/07 04:58
28F：推 tkhan: 跟同事好像,整天在瞎问问题 07/07 12:27
29F：推 mmonkeyboyy: 就有错都别人错 软体错 一定不是自己错? 07/07 13:06
30F：→ mmonkeyboyy: 如果是hold time很多 代表你就没有delay啊= =" 07/07 13:08
31F：推 HenryLin123: hold time 就塞一堆buffer inverter 07/08 02:37
32F：→ TripleC: 如果timing都拿掉了还是有错就直接比波形吧 GLS vs RTL 07/09 23:17