作者spurslover (肥宅最後希望)
看板Electronics
标题[问题] Verilog code 控制讯号问题
时间Fri Jun 25 19:09:17 2021
各位好～
我目前碰到的问题是我有两个module
其中一个module1负责输出资料而module2负责分析结果并输出
目前遇到的问题是第一个module丢资料时
假设现在丢第一笔资料给module2分析而module2还没分析完第二笔资料又进来了
我目前想到的解决方法为把module2的输出拿来当作module1的输入
用状态机的方式来呈现
当做完时才拉起来1 module1的第二笔资料才能在输出
但是这样有个问题是一开始执行的时候module2的output是没有数值的
想请问各位大大有没有什麽比较好的想法或是建议？
希望能提供给我一点思考的方向
谢谢各位了
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1F：→ vacuo: 就一开始设为1就好了啊 module2的1就代表分析完输出资料也06/25 19:44
2F：→ vacuo: 代表可接受资料 module1看到1就可以输出 不然就是要等 那06/25 19:44
3F：→ vacuo: 当module2收到资料就设0 ， module1看到0就要等 不能输出06/25 19:44
4F：推 hsucheng: 如果分析的速度是固定的，也可以数cycle 06/25 20:06
5F：→ DaveLu: pipeline+起始状态预设?06/25 21:48
6F：推 mmonkeyboyy: asyc buffer-request 或是数cycle06/26 00:22
7F：→ mmonkeyboyy: 你可以看看sync/async的设计 fifo设计06/26 00:23
→ sep7015: +fifo
06/26 18:37
想请问一下我把flipflop 加在module1的後面但要怎麽控制什麽时候要丢资料的问题
因为还是没办法知道什麽时候module2已经处理完了
8F：推 hank821017: 如果你的module1是没办法等的(例如他前面接了一个sens06/27 15:02
9F：→ hank821017: or会一直倒资料) 或是module1&2吃不同的clk，那就照上06/27 15:03
10F：→ hank821017: 面大大讲的用fifo。否则我推简单的ready/request FSM06/27 15:05
※ 编辑: spurslover (1.200.188.140 台湾), 06/27/2021 16:44:03